港大博士生提出硬件原生ADC架構，解鎖存算一體極致能效

最近香港大學洪海橋團隊搞出個新東西用憶阻器做了個自適應ADC，一下子把存算一體芯片的能耗和面積給降下來了。

這事兒在學術界挺熱鬧，畢竟ADC這玩意兒一直是存算一體的“拖油瓶”。

你可能會問，存算一體是啥？簡單說，就是想把存儲和計算放一塊兒，解決傳統電腦“存算分離”的老毛病。

現在AI模型越來越大，手機、智能手表這些邊緣設備又要快又要省電，傳統芯片根本扛不住。

存算一體本來是個好思路，但ADC這塊一直沒突破，就像跑車配了個老爺車發動機，跑不快還費油。

以前存算一體芯片里，ADC的存在感特別尷尬，憶阻器陣列本身密度挺高，可外圍電路尤其是ADC占的面積比列陣還大，功耗更是嚇人。

傳統CMOSADC為了適應不同場景，得配一堆電容和數字邏輯，搞得又大又費電，學術界折騰了好多年，始終沒找到兩全其美的辦法。

洪海橋團隊這次走了個“反套路”，他們沒想著怎么優化傳統ADC結構，而是直接用憶阻器的特性來做ADC。

這思路挺大膽的，畢竟憶阻器以前主要用來存儲，沒人想過讓它干“量化”的活兒。

具體咋做的呢？他們搞了個叫“Q-cell”的量化單元，每個單元里塞兩個憶阻器，配上簡單的充放電電路，就成了可編程的電壓比較器。

想調整量化邊界？不用改電路，直接重寫憶阻器的電導值就行，省了一堆電容和數字邏輯電路。

洪海橋自己都說，“利用憶阻器的模擬特性直接表示量化邊界，重寫電導值即可配置，結合器件實現能效和面積巨大優勢。，實驗數據也挺能打。

5比特精度下，每次轉換才耗不到13飛焦耳能量，芯片面積也就24平方微米多點。

跟之前ISSCC/VLSI上發的最優ADC比，功耗砍到原來的十五分之一，面積縮到近十三分之一。

這可不是小進步，相當于把原來需要一間房的設備，現在塞進一個鞋盒還綽綽有余，當然，這一切離不開憶阻器本身的質量。

團隊做的8×8憶阻器陣列一致性特別好，器件間電導狀態標準差才2.73微西門子，這數據看著不起眼，其實對量產至關重要，總不能每個芯片性能都差一大截吧？

光說技術突破沒意思，得看這玩意兒到底有啥用，現在手機、智能手表、自動駕駛傳感器這些邊緣設備，對算力要求越來越高，但電池就那么點容量。

GPU、TPU雖然算力強，可功耗也跟著往上飆，根本不適合塞在手表里，存算一體的優勢就在這兒直接在存儲單元里算，不用來回搬運數據，天生省電。

但以前被ADC拖了后腿，整體能效上不去，這次洪海橋團隊把ADC的能耗和面積降下來，相當于給存算一體裝上了“節能引擎”。

集成這個ADC后，整個存算一體系統總能耗降了57.2%，面積開銷少了30.7%。

實際用起來效果咋樣？團隊在VGG8網絡和CIFAR-10數據集上跑了下，準確率89.55%，跟理想算法的90.2%就差一點點。

要知道這還是在硬件有損耗的情況下跑出來的，比同等比特數的普通ADC強多了。

這說明啥？就算硬件不是“完美狀態”，照樣能支持高精度的神經網絡推理，不過從實驗室到咱們手里的設備，還有段路要走。

首先是完整芯片集成，ADC模塊得跟憶阻器陣列、數字控制電路這些玩意兒都塞到同一塊硅片上才行，還得保證整個系統的能效和穩定性。

這可不是簡單拼積木，得反復調試優化，其次是算法和硬件得配套。

現在ADC的量化邊界是預設好的，未來得讓它能根據數據流動態調整，這就需要更智能的片上學習算法。

當然也不用太悲觀，洪海橋團隊這兩年的進展已經很快了，從器件設計到電路驗證，一步一個腳印走過來的。

而且邊緣設備對低功耗的需求越來越迫切，市場肯定會推著技術往前走，現在GPU、TPU這些數字加速器生態確實成熟，但物理定律擺在那兒，功耗天花板遲早會碰到。

存算一體雖然短期內成不了主流，但在智能手表、自動駕駛傳感器這些對功耗敏

感的場景，很可能會成為“剛需”技術。

這事兒最有意思的地方在于思路轉變以前大家總想著怎么“修補”傳統ADC，洪海橋團隊卻直接用新器件重構了解決方案。

科技進步有時候就是這樣嘛，換個角度看問題說不定就能打開新局面