半導體埃米級時代，SerDes技術破局的三大核心趨勢

在半導體產業幾十年的發展歷程中，對更高性能、更低功耗與更緊湊設計的追求始終是驅動技術迭代的核心動力。如今，這些追求推動著制程工藝節點突破物理極限，正式邁入以2nm及以下工藝節點為標志的埃米級時代。

然而，曾支撐行業持續進步的三大關鍵縮放定律——摩爾定律（Moore's Law）、登納德縮放定律（Dennard Scaling）與阿姆達爾定律（Amdahl's Law），已逐漸逼近物理極限。短通道效應、漏電流和功率密度問題的疊加，讓芯片在性能提升與能效優化上難以實現預期的突破，半導體行業的發展正面臨前所未有的瓶頸。

在此背景下，行業亟需跳出傳統技術路徑，探索新的技術架構與設計方法來破局，而SerDes（串行器/解串器）設計作為芯片間高速數據傳輸的核心環節，其技術革新尤為關鍵。在人工智能（AI）、高性能計算（HPC）以及下一代通信網絡等先進應用場景中，數據吞吐量呈指數級增長，對SerDes的傳輸速率、能效與可靠性提出了更高要求。

當前，FinFET向GAA（全環繞柵極）晶體管的技術過渡、背面供電網絡（BSPDN）的興起，以及3D IC技術的日趨成熟，成為影響SerDes架構演進的三大核心趨勢，它們共同推動著SerDes技術向更高性能、更低功耗、更優集成度的方向發展。

影響SerDes架構發展的三大關鍵趨勢

01

從FinFET到GAA的過渡

FinFET（鰭式場效應晶體管）是目前主流的晶體管技術，通過獨特的三維結構，以三面包圍晶體管通道來改進對晶體管通道的控制，大幅改善電路控制并減少漏電流，并縮短晶體管的柵長。

而GAA FET則是一種更先進的三維結構，柵極完全包圍并包裹著每一個納米片/納米線溝道，將晶體管通道完全封閉在柵極上，從而提供更好的電氣控制性能。

GAA架構可以對通道提供更好的靜電控制，減少短通道效應和漏電流；GAA架構的柵極和通道之間表面積的增加，使得晶體管能夠承載更大的驅動電流，從而提高芯片性能；同時，設計人員還可以針對特定應用優化GAA架構的柵極寬度，實現功耗和性能平衡。

圖1：從典型FinFET到GAA晶體管的演變。

（圖源：新思科技）

對于SerDes數字組件設計而言，GAA FET帶來的優勢尤為顯著，能夠有效優化其功耗、性能與面積（PPA）指標。在低功耗應用中，可采用較短的柵極寬度來最大限度地降低功耗；而在高性能系統中，則能通過較長的柵極寬度實現性能最大化。這些優勢對于SerDes IP實現更高傳輸速率和更低延遲至關重要。

然而，GAA FET在為數字設計提供優勢的同時，也給SerDes中的混合信號和模擬元件（如I/O器件）帶來了諸多挑戰。

首先，I/O器件通常需要在較高的電壓（如1.2V或1.5V）下工作，這就需要更長的柵極長度和更厚的柵極電介質，而這種設計可能會導致器件的可靠性問題和性能下降。

其次，為了獲得理想的柵極尺寸，需采用濕法蝕刻與干法蝕刻工藝，這些工藝可能引發納米級形變，進而會對器件的可靠性產生不利影響。

此外，隨著溝道和柵極氧化層厚度的不斷變薄，薄體效應會逐漸凸顯，從而阻礙器件性能的發揮，這個問題在高壓應用中尤為突出。

02

背面供電網絡（BSPDN）

在高速SerDes IP設計中，電源效率與信號完整性是決定其實現所需數據傳輸速率的兩大關鍵指標。傳統的前端供電網絡（FSPDN）將電源和信號資源放置在芯片的同一側，這種設計在晶體管密度較低的工藝節點能夠滿足需求，但隨著埃米級時代晶體管密度的大幅提升，其局限性日益凸顯。

一方面，供電路徑的延長與復雜化導致電阻增加，引發明顯的紅外壓降，造成電源效率下降，影響SerDes的穩定運行；另一方面，電源過孔與信號過孔的近距離排布會產生嚴重的耦合效應，導致串擾與信號干擾問題，大幅降低信號完整性，影響數據傳輸的準確性。

此外，隨著晶體管數量的持續增加，芯片正面用于電源與信號路由的空間愈發緊張，可擴展性不足的問題逐漸成為制約SerDes性能提升的重要因素。

背面供電網絡通過解耦電源和信號網絡，將電源軌轉移至芯片背面，有效解決了前端供電網絡的諸多痛點。在降低紅外壓降方面，電源軌從芯片正面移至背面后，供電路徑大幅縮短，電阻顯著降低，供電效率得到明顯；在提升功率密度上，背面供電網絡釋放了芯片正面大量的布線空間，使得設計人員能夠在芯片上集成更多的晶體管，提升芯片的功率密度；同時，電源網絡與信號網絡的分離，最大限度地減少了兩者之間的串擾與干擾，信號完整性得到顯著改善。

03

向3D集成轉變

傳統2D集成模式下，SerDes的所有模塊均集成在同一平面芯片上，這種設計在帶寬需求較低的場景下具有結構簡單、易于實現的優勢。但隨著下游應用對帶寬需求的持續攀升，為了容納更多的功能模塊與傳輸通道，芯片面積不得不隨之擴大，這導致了互連延遲的上升與功耗的激增，不僅影響了SerDes的傳輸效率，還加劇了散熱壓力，成為制約SerDes性能進一步提升的重要瓶頸。

3D集成技術通過將多片芯片進行垂直堆疊，打破了2D集成的平面限制，為SerDes架構帶來了革命性的變革。設計人員可以根據SerDes不同模塊的功能特性與性能需求，將其拆分至不同的芯片層進行實現，這種分層設計不僅能夠大幅縮小芯片的整體面積，還能顯著縮短模塊之間的互連長度，從而降低互連延遲，提升數據傳輸速度。

圖2：從2D到3.5D的多芯片和3D接口IP影響。

（圖源：新思科技）

在3D集成架構下，SerDes的數字組件與模擬組件均受到不同程度的影響。對于數字組件而言，互連長度的縮短不僅降低了信號傳輸的延遲，還減少了信號在傳輸過程中的能量損耗，顯著提升了電源效率，使得數字組件能夠以更低的功耗實現更高的運算性能。

而對于模擬組件，3D堆疊帶來的挑戰更為突出，芯片層之間的近距離排布容易引發耦合效應，同時垂直堆疊結構會導致熱量集中，散熱難度加大，這些問題都需要設計人員通過精細化的布局設計，以及散熱方案優化，來保障模擬組件的信號完整性與穩定運行。

設計技術協同優化（DTCO），應對復雜挑戰的核心策略

隨著埃米級工藝節點的到來，疊加背面供電網絡與3D集成技術的應用，設計復雜性呈指數級增長。傳統的“先確定工藝、再進行設計”的線性流程，由于設計與工藝之間缺乏有效的協同，已無法滿足行業要求，設計工藝協同優化（DTCO）應運而生。

DTCO通過打破設計與工藝之間的壁壘，建立起兩者之間的雙向反饋機制：一方面，根據SerDes的設計需求，推動工藝環節進行針對性的優化，例如調整晶體管的參數、優化布線工藝等；另一方面，工藝環節的技術參數與約束條件，又能及時指導設計環節進行調整，確保設計方案在實際工藝中具備可實現性，最終實現在PPA指標上的最優平衡。

由于SerDes具有“數字-模擬-混合信號共存”的獨特特性，且其對供電穩定性、散熱效率以及信號完整性的敏感度遠高于普通邏輯電路，因此針對SerDes應用的DTCO需要聚焦更為精準的策略。

在熱能和功率協同優化方面，設計人員需要對SerDes的平面布局進行全面評估，最大限度地減少熱點區域的產生；同時，還需優化硅通孔（TSV）的分布，實現更高效的熱管理。此外，需要結合不同應用場景下的實際需求，在功耗與性能之間找到最佳平衡點。

其次，在工藝開發的初期階段，設計團隊就應與代工廠展開緊密協作，通過聯合驗證確保IP設計方案與工藝節點的兼容性。同時，執行可靠性檢查，包括靜態老化測試與動態老化測試等，全面評估SerDes在長期運行過程中的穩定性與可靠性。

最后，迭代反饋機制在SerDes DTCO中同樣不可或缺。設計團隊需要根據代工廠提供的工藝模型反饋以及早期硅片測試的結果，持續對SerDes的設計方案進行優化與完善。

新思廣泛IP產品組合，助力SerDes技術革新與行業轉型

SerDes設計的發展需要創新的解決方案和先進的設計方法，新思科技憑借其全面且領先的IP產品組合與技術服務，成為推動行業轉型的重要力量。

新思科技的IP產品矩陣涵蓋了從PCIe 6.0、PCIe 7.0到UALink、224G以太網等全系列高帶寬SerDes IP，同時還包括UCIe、HBM以及CXL等關鍵的高性能計算IP。這些IP產品不僅能夠滿足不同應用場景下對高速數據傳輸的需求，還能幫助客戶大幅縮短產品的研發周期，加快產品上市時間，同時通過經過充分驗證的IP設計，最大限度地降低客戶在芯片集成過程中的技術風險。

除了豐富的IP產品，新思科技還提供DTCO等先進的設計方法，幫助客戶應對埃米級時代工藝節點、背面供電網絡以及3D集成帶來的復雜挑戰。

針對SerDes設計的特殊性，新思科技的DTCO方案能夠為客戶提供從工藝優化到設計調整的全流程支持，助力客戶實現SerDes在功耗、性能與面積上的最優設計。

新思科技的一系列工具與技術的結合，為客戶提供了全方位的支持，助力行業在埃米級時代實現無縫轉型，同時滿足人工智能時代對芯片性能提出的全新需求。

結語

埃米級工藝時代的到來，標志著半導體行業正式進入了突破物理極限、探索技術新邊界的關鍵階段。三大傳統縮放定律的失效，雖然給行業發展帶來了挑戰，但也催生了GAA晶體管、背面供電網絡、3D集成等一系列顛覆性技術，而這些技術的演進又深刻推動著如SerDes設計等領域的革新。

SerDes作為芯片間高速數據傳輸的核心，其性能的提升不僅是突破下游應用算力瓶頸的關鍵，更是支撐人工智能、高性能計算等新興領域發展的重要基礎。在這一過程中，DTCO成為連接工藝與設計的橋梁，有效解決了復雜技術疊加帶來的難題，而以新思科技為代表的企業通過提供先進的IP產品與設計工具，為行業的技術轉型提供了有力支撐。