臺積電 COUPE，被低估的光平臺

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臺積電的 COUPE 應被理解為用于光 AI 互連的代工封裝平臺，而非獨立的商用交換機產品。這種定位至關重要，因為它將 COUPE 置于 AI 基礎設施目前面臨的最嚴峻挑戰的關鍵點：帶寬密度、互連功耗、延遲、封裝復雜性和可維護的光集成。

公開信息顯示，COUPE 已超越純粹的概念階段。臺積電已將其與從可插拔器件到基于 CoWoS 的共封裝光器件的正式認證路徑掛鉤；英偉達已明確圍繞基于 COUPE 的光引擎構建旗艦級光子交換機；博通也公開表示其 Tomahawk 6 Davisson 平臺同樣采用了基于 COUPE 的光引擎。

細看臺積電這個憑條，其戰略意義在于，AI 堆棧的價值正從尖端邏輯和 HBM 擴展到硅光子學、先進封裝、激光器、光纖連接、光組裝、OSAT 執行、多物理場 EDA 和系統級測試。

有見及此，未來的關鍵的爭論點已不再是光學技術是否會進入人工智能網絡領域，而是臺積電能否以足夠快的速度和足夠大的規模實現 COUPE 的產業化，從而在集成激光器、光芯片或風險更低的橋接架構占據過多市場份額之前，成為光人工智能互連的默認制造標準。

臺積電的 COUPE 平臺與其說是一個品牌化的成品交換機 SKU，不如說是一個硅光子集成平臺和技術服務。它通過臺積電的 SoIC-X 3D 堆疊工藝，將光子集成電路與電控芯片集成在一起，首先針對小型可插拔器件進行認證，然后針對基于 CoWoS 的共封裝光器件進行認證。該平臺旨在將光鏈路從電路板邊緣引入封裝內部。臺積電已公開表示，該平臺可實現 5 到 10 倍的更高能效、10 到 20 倍更低的延遲、200 Gbps 的光調制速率，以及工程樣品 99% 以上的 3D 堆疊良率。

COUPE架構的戰略重要性遠超公眾對其名稱的關注。它恰好處于人工智能基礎設施目前最顯著的突破點：互連功耗、帶寬密度、延遲和封裝復雜性。公開證據表明，NVIDIA和博通并非僅僅停留在理論探討階段，他們已經將基于COUPE的光學引擎應用于旗艦級光子產品中。這使得COUPE不再僅僅是代工廠的研發項目，而是一個平臺，其對網絡芯片、先進封裝、激光器、光纖連接、測試、OSAT執行以及人工智能集群架構等各個環節的資本配置都產生了深遠影響。

COUPE 究竟是什么？

在平臺層面，COUPE 代表緊湊型通用光子引擎（Compact Universal Photonic Engine）?！癠niversal ”一詞并非虛言。臺積電在 2021 年的研究中引入了 COUPE，將其作為一種通用光子引擎結構，旨在將目前分散的單片、2D、2.5 D和3D光子集成方案整合到一個可制造的架構中。其設計目標并非僅僅是光傳輸，而是要實現一種能夠同時支持光柵耦合器和邊緣耦合器兩種方案的光傳輸，最大限度地降低電光耦合損耗，避免使用機械結構脆弱的諧振腔，并能與主機 ASIC 無縫集成到共封裝中。

臺積電后續披露的信息顯示，COUPE從最初的研究概念發展成為面向客戶的技術服務，并融入到更廣泛的3DFabric和先進封裝技術體系中。2024年，臺積電將COUPE描述為應對人工智能驅動的數據傳輸爆炸式增長的舉措，并將TSMC-COUPE定位為一項技術服務，該服務利用臺積電的SoIC芯片堆疊技術，將硅光子芯片和電控芯片集成到高速數據傳輸產品中。這種表述方式對投資者而言恰到好處。COUPE并非單一的固定光模塊，而是一個可重復使用的集成層，可以作為光子引擎、可插拔實現方案或與大型網絡邏輯芯片共封裝的光模塊出現。

關鍵的區別在于，兩條成熟曲線同時存在。底層65納米硅光子晶圓工藝已投入量產。而全堆疊式COUPE引擎，尤其是其與AI交換機周圍共封裝光學器件以及最終更多計算相關位置的集成，則處于商業化進程的后期階段。正因如此，臺積電才能同時宣稱：硅光子基礎工藝已實現量產；COUPE將于2025年完成可插拔器件的認證；2026年完成基于CoWoS的CPO認證；而測試芯片直到2024年才達到目標數據速率。工藝平臺的成熟早于完整的光電熱封裝系統。

最清晰的編輯改進方案是將研究、公司披露和客戶產品層面的已證實信息區分開來。這種證據層級結構可以防止投資者將設備層面的可行性、平臺準備情況和多客戶規模成熟度混為一談，得出未經證實的結論。

COUPE 的工作原理及其獨特之處

從功能上看，COUPE 旨在解決目前所有 AI 互連路線圖都面臨的相同擴展性問題。銅纜在短距離內仍能提供極高的帶寬，但隨著互連結構的擴展，功耗、延遲、前面板密度、信號調理和走線長度管理等方面的開銷都會急劇增加。硅光子技術改變了這種擴展規律，它通過波分復用技術在光纖上傳輸多個波長，而不是像傳統方法那樣不斷增加電線走線和重定時器或 DSP 開銷。臺積電的公開信息強調了這種多維度的光學擴展，而英偉達的光子技術披露則強調了封裝級的成果：將電路板級數英寸的信號路徑壓縮到封裝級數毫米，并顯著減少了外部 DSP 的負擔。

在器件層面，COUPE 通過 SoIC-X 芯片堆疊和銅或混合鍵合技術，將電芯片直接放置在光子芯片之上。光子芯片承載波導、調制器、探測器、耦合器和其他光學結構。電芯片提供高速接口、控制邏輯以及與光子層之間盡可能短的電氣連接。臺積電的研究重點在于最大限度地降低電光耦合損耗。其后續研討會披露的信息表明，與傳統方法相比，這種堆疊結構能夠提供更低的芯片間阻抗和更高的能效。更廣泛的技術方向體現在臺積電的 EPIC-BOE 項目中，該項目致力于開發低損耗 SiN 波導、垂直耦合器、偏振管理結構以及高密度光纖陣列集成。

專利和下游實現細節使可能的量產方案更加具體。公開文件和英偉達后續的技術披露表明，該結構可能包含PIC芯片、EIC芯片、芯片周圍的介電矩陣、堆疊結構上方的支撐基板、穿過該支撐基板的垂直光束路徑、用于聚光的微透鏡、光柵耦合器上方的反射器（用于提高耦合效率）以及垂直或水平耦合方式。英偉達2025年的產品披露進一步展示了該架構的實際應用：每個波長200 Gbps PAM4、晶圓級微透鏡集成以降低對準靈敏度、可拆卸光連接器以及為基于COUPE的光引擎提供光源的外部激光源模塊。并非所有專利實施例都應被視為精確的量產物料清單，但臺積電的研究、專利和客戶產品披露都表明了高度一致的發展方向。

調制器的選擇具有重要的戰略意義。來自臺灣半導體展（SEMICON Taiwan）的報道指出，微環調制器和馬赫-曾德爾調制器都是可行的選擇，其中微環調制器因其高密度而更受青睞，而馬赫-曾德爾調制器則更適用于功耗更高、速度更快的應用場景。NVIDIA 的披露信息強烈表明，其早期基于 COUPE 的引擎傾向于采用微環調制，每波長傳輸速率可達 200 Gbps，并且與臺積電的合作重點在于解決生產規模的重復性和熱敏感性限制，這些限制歷來制約著微環調制器的擴展。NVIDIA 選擇將激光器集成到可現場更換的外部激光源模塊中，這是一種互補的架構決策。它將激光器的熱環境與光引擎隔離開來，降低了波長漂移的風險，并提高了可維護性。

采用路徑：首先是可插拔設備，

其次是交換機 CPO

COUPE 的近期應用場景比市場普遍認為的更為具體。臺積電明確表示，該平臺首先面向小型可插拔器件，然后是基于 CoWoS 的共封裝光器件，可將光鏈路直接集成到封裝中。在臺積電的年度報告中，COUPE 被定位為高速數據傳輸產品的技術服務，也是降低數據中心傳輸功耗計劃的一部分。因此，最早的商業應用領域似乎是用于 AI 架構的交換機側光器件，而不是商用 GPU 或 XPU 內部的直接光 I/O。這一點至關重要，因為交換機側光器件 (CPO) 的風險遠低于直接集成到計算封裝光子器件的風險。

從長遠來看，其可應用場景顯然更為廣泛。英特爾將光I/O定位為CPU和GPU集群連接、相干內存擴展以及資源解耦的推動因素。Ayar則將光芯片視為將加速器集群轉化為更具可組合性的計算池的機制。臺積電自身的光引擎和數字光計算研究表明，光子學的應用范圍遠不止于交換光器件。正確的解讀是，COUPE目前的作用集中于AI網絡，但其最終目標將擴展到解耦計算、內存池化，并最終實現更靠近計算組件的光I/O。

供應鏈、生產流程和瓶頸

對于 COUPE 而言，供應鏈并非僅僅是晶圓層面的問題。它始于光子設計套件、光電協同設計工具和多物理場驗證；貫穿 PIC 和 EIC 制造、SoIC 堆疊、耦合器和光纖陣列集成、光器件組裝和測試；最終到達交換機模塊組裝、機箱集成和超大規模部署。臺積電的相關報告明確指出，晶圓級測試、光纖陣列單元集成和高速光封裝組裝是規?；a面臨的最大瓶頸。這是一個重要的視角，因為它意味著最重要的制約因素分散在代工、封裝、光器件組裝和系統級集成等各個環節，而非集中在單個晶圓節點上。

一個高可靠性的制造流程如下：首先，在臺積電的硅光子平臺上制造光子集成電路（PIC）。其次，制造配套的電氣芯片，并通過晶圓級封裝（SOIC）技術將其直接堆疊在PIC上。第三，形成背面連接，使光引擎能夠向下連接到襯底或中介層。第四，通過耦合器、微透鏡或連接器結構以及光纖連接完成光接口。第五，將完成的光引擎集成到主機交換機專用集成電路（ASIC）或其他大型邏輯芯片旁邊，然后從電氣、光學、熱學和現場可靠性等方面進行驗證。封裝的挑戰在于，光子器件的產業化必須遵循半導體級的規?？刂茦藴剩瑫r還要滿足低損耗光學、熱穩定性、污染控制、對準和現場服務等方面的要求。

商業驗證和競爭定位

NVIDIA 是 COUPE 商業化進程中最明確的推動者，因為它將 COUPE 從代工架構的概念轉化為清晰可見的 AI 網絡產品路線圖。NVIDIA 的 Quantum-X Photonics 交換機架構采用基于 COUPE 光引擎的光子組件，每個組件在 8 條 200 Gbps PAM4 發送通道和 8 條 200 Gbps PAM4 接收通道上提供 1.6 Tbps 的發送吞吐量和 1.6 Tbps 的接收吞吐量。NVIDIA 的 Spectrum-X Ethernet Photonics 封裝密度更高，在一個多芯片模塊中集成了 32 個硅光子引擎，每個引擎的吞吐量為 3.2 Tbps。NVIDIA 還闡明了其周邊系統架構：可現場更換的外部激光源模塊、比傳統設計更少的激光器總數，以及旨在提高電源效率、可靠性、信號完整性和可維護性的封裝設計。

博通的重要性體現在另一方面。它表明 COUPE 技術并非局限于單一的垂直整合生態系統。博通已公開表示，其 Tomahawk 6 Davisson 交換機采用了基于臺積電 COUPE 的光引擎，而博通自身的產品路線圖也已指向未來幾代產品單通道 400 Gbps 的傳輸速度。這一點至關重要，因為它表明 COUPE 技術既可以應用于英偉達更垂直整合的 AI 架構模型，也可以應用于博通更開放、以以太網為中心的部署模型。換句話說，COUPE 不僅僅是一項產品特性，它正在成為下游競爭對手可以共享的制造層。

因此，競爭格局必須分為平臺層面的替代方案和下游產品層面的競爭對手。在平臺層面，最直接的對標是英特爾的硅光子學和光計算互連戰略，該戰略強調集成激光器、更垂直整合的芯片堆疊以及可插拔器件方面顯著的歷史出貨量。Ayar Labs 通過光芯片和可擴展架構，在更接近計算的領域展開競爭。Marvell 則通過 LPO、板載光學器件以及未來光引擎路線圖，在相鄰的商業化領域占據一席之地，這些路線圖可能會延緩或阻礙 CPO 的全面普及。三星顯然是晶圓代工層面的挑戰者，但公開的時間線表明，它至少落后臺積電一個商業化周期。

路線圖和人工智能生態系統影響

官方公布的COUPE路線圖雖然相對狹窄，但具有重要的戰略意義，其可靠性較高。臺積電在2024年表示，COUPE將于2025年獲得小型可插拔器件的認證，并于2026年作為共封裝光器件集成到CoWoS封裝中。臺積電的連接材料資料還指出，65nm硅光子器件已實現量產，工程樣品已達到200Gbps的光調制速率和超過99%的3D堆疊良率，并且一旦數據速率超過50TB/s，共封裝光器件（CPO）將變得至關重要。臺積電的年度報告進一步強調，COUPE測試芯片在2024年達到了目標數據速率，并且該平臺正按計劃推進高速數據傳輸產品的開發。由此可見，COUPE正從工藝準備階段邁向產品化階段。

更廣泛的人工智能影響在于，互連技術正從次要的系統細節躍升為首要瓶頸。訓練和推理集群在規模日益龐大的互連架構上傳輸激活值、梯度、專家路由流量、檢查點數據和內存訪問流量時，需要付出越來越高的經濟成本。NVIDIA 明確指出，光子技術是構建大規模人工智能工廠的關鍵。Broadcom 則明確強調 200G 通道 CPO 對于更大規模的應用以及降低鏈路不穩定性（從而降低每個令牌的成本）的重要性。Intel、Ayar 和 Marvell 也圍繞帶寬、功耗、延遲和傳輸距離等問題提出了類似的觀點。COUPE 技術之所以重要，是因為它解決了封裝邊界處的瓶頸問題，而電氣損耗和 DSP 開銷在此處累積速度最快。

第二個影響是價值鏈遷移。人工智能技術棧中更多經濟價值轉移到了先進封裝、硅光子學、激光器、光纖連接、光組件、OSAT 執行和多物理場 EDA 等領域。COUPE 將臺積電的業務范圍從前沿邏輯和 HBM 封裝擴展到了光互連層本身。這創造了一種可能的情景：臺積電在光子 I/O 領域的地位，正如 CoWoS 在人工智能封裝領域的地位一樣——成為眾多客戶同時需要的關鍵平臺。這只是一種推斷，而非臺積電的既定目標，但它直接源于公開的事實：COUPE 現在被定位為 3DFabric 內部的一項技術服務；NVIDIA 和 Broadcom 已經在旗艦光子產品中使用基于 COUPE 的引擎；設計生態系統也已公開構建，外部客戶可以越來越多地基于該技術棧進行設計。

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（來源：編譯自atlaspeakresearch）

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