快科技1月16日消息,在堆疊L3緩存的3D V-Cache技術(shù)助其統(tǒng)治游戲CPU市場后,AMD并未止步。
近日,AMD公布了一篇名為《均衡延遲堆疊緩存》(Balanced Latency Stacked Cache)的研究論文(專利號US20260003794A1),揭示了其在緩存架構(gòu)上的下一個計劃:堆疊L2緩存。
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目前的3D V-Cache主要是通過在核心上方或下方堆疊額外的L3緩存來提升性能,而新專利顯示,AMD正在探索將堆疊技術(shù)引入距離CPU核心更近、響應(yīng)更快的L2緩存。
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示例圖顯示,AMD設(shè)想了一種多層堆疊結(jié)構(gòu),基礎(chǔ)層連接計算核心與緩存模塊,上方可繼續(xù)疊加多層緩存Die,例如通過四組512KB區(qū)域組成的2MB L2模塊,甚至可以進(jìn)一步擴(kuò)展至4MB。
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堆疊方法利用了與3D V-Cache相同的原理,通過硅通孔(TSV)將L2/L3堆疊連接到基礎(chǔ)芯片和計算復(fù)合體,配置在堆疊緩存系統(tǒng)的中心垂直方向,CCC控制數(shù)據(jù)輸入和輸出。
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在論文中,AMD使用平面1 MB和2 MB L2緩存配置作為示例指出,平面配置的1 MB L2緩存的典型延遲為14個周期,而堆疊的1 MB L2緩存的延遲為12個周期。
這表明堆疊L2緩存不僅可以提供更高的容量,還可以實現(xiàn)與典型平面方法相似或更好的周期延遲,此外AMD還提到,這種架構(gòu)具有明顯的節(jié)省功耗優(yōu)勢。
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