英偉達震驚世界的芯片

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2026年2月14日，情人節。黃仁勛、SK集團董事長崔泰源以及來自英偉達和SK海力士的約30名工程師在圣克拉拉一家名為99 Chicken的韓國炸雞店享用炸雞和啤酒。晚餐后，《韓國經濟日報》的一名記者在店外攔住了黃仁勛，請求進行簡短采訪。他回答說：“有什么問題盡管問。”

以下是他說的話：

“下個月在GTC大會上，我們將發布一些足以震驚世界的芯片。我們已經準備了多款前所未見的芯片。”

“每項技術都會遇到極限，沒有什么是輕而易舉的。但有了像這樣的團隊（NVIDIA 和 SK 海力士的內存工程師攜手合作），就沒有什么是不可能的。”

有三件事讓我印象深刻。

“多款芯片”。并非只發布一款GPU，而是同時推出多款產品。

“每項技術都在逼近極限。”這并非謙虛，而是對三大物理瓶頸的診斷：硅芯片尺寸縮小、電信號傳輸和內存帶寬。

時機選在與SK海力士工程師共進晚餐之后。這強烈表明，存儲器邏輯集成對于未來的發展至關重要。

GTC 2026 將于 3 月 16 日至 19 日在圣何塞舉行。在本文中，我將根據公開信息、學術論文和供應鏈數據，闡述三種技術上最可信的情景以及一種長期情景。

免責聲明：本文內容為基于公開數據、學術論文和行業報告的技術分析，并非投資建議。GTC 2026 的實際公告可能與本文分析有所不同，所有情景均基于作者的推測。產品規格、時間表和性能數據以制造商的官方公告為準。

首先，背景：人工智能芯片面臨的三重障礙

第一道墻：內存帶寬差距

特拉華大學研究團隊于2025年12月發表的一篇微基準測試論文顯示，B200的張量核心在FP16/FP8下的吞吐量比H200高出1.57到1.59倍。在FP4下，推理吞吐量更是提升至2.5倍。計算引擎本身也在逐代顯著提升速度。

問題出在內存上。從 H100（HBM3，約 3.35 TB/s）到 B200（HBM3e，約 8 TB/s），再到 R200（HBM4，約 20.5 TB/s），GPU 的計算能力每代提升 3 到 5 倍，而內存帶寬僅增長 2 到 3 倍。無論 GPU 的速度有多快，如果無法及時提供足夠的數據，它就會閑置。正如我在之前的幾篇文章中討論過的，這就是我們所說的“內存墻”。

第二道墻：互連電源

Jensen本人在2025年GTC大會的主題演講中也提到了這個數字。在一個假想的百萬GPU集群中，僅可插拔收發器就會消耗數百兆瓦的功率。一個1.6Tbps的可插拔收發器大約消耗30瓦，而DSP（數字信號處理）就占了其中一半以上。互連功耗正在蠶食計算能力。

在每個通道 200 Gbps 的傳輸速率下，即使 PCB 板上 14 到 16 英寸的走線距離也會造成大約 22 dB 的信號損耗。為了補償這種損耗，DSP 需要消耗額外的功耗。銅的物理限制正成為人工智能數據中心擴展的真正瓶頸。

第三道墻：LLM推理的結構性低效性

微軟研究院和華盛頓大學（Splitwise）在 2023 年發表的一篇論文中闡明了一個基本事實：LLM 推理分為兩個階段：預填充（快速處理，計算密集型）和解碼（生成標記，內存帶寬密集型），這兩個階段對硬件的要求截然不同。如果在同一 GPU 上運行這兩個階段，則其中一個階段會不斷干擾另一個階段。

Splitwise 的研究表明，在相同的功耗和成本預算下，將兩個階段分開可以提高 2.35 倍的吞吐量。這一理念后來成為 NVIDIA Dynamo（GTC 2025）、vLLM、SGLang 和其他主要推理框架的默認設計，并最終發展成為專用硬件：Rubin CPX。

在本文中，我將以這三個限制條件為基礎，預測Jensen在 GTC 2026 上所說的“將震撼世界的芯片”是什么意思。

方案一：Rubin Ultra路線圖成為現實

Rubin Ultra目前已列入NVIDIA 2027年下半年的產品路線圖。它將四個GPU計算芯片集成在一個封裝內，配備16個HBM4E顯存堆棧（1TB），在NVFP4模式下性能可達100 PFLOPS，功耗為3600W。GTC 2026可能會帶來關于產品量產時間表和系統配置的具體更新信息。

技術核心：

Rubin R200 是 NVIDIA 的首款芯片級 GPU。它采用 CoWoS-L 中介層，集成了兩個臺積電 N3P 計算芯片和一個 I/O 芯片。Rubin Ultra 的配置則翻倍：四個光刻膠尺寸的計算芯片、兩個 I/O 芯片以及十六個 HBM4E 顯存堆疊。

最大的挑戰在于其巨大的尺寸。據SemiAnalysis分析，這種封裝很可能采用兩個在基板層連接的中介層，而不是一個跨越八個光刻掩模的單個中介層。中間的I/O芯片負責基板層兩部分之間的通信。這意味著需要使用尺寸過大的ABF基板，超過了目前JEDEC封裝規范規定的120mm × 120mm。

Rubin Ultra NVL576 機架（代號“Kyber”）由 144 個這樣的封裝組成，總共 576 個計算芯片，可提供 15 ExaFLOPS 的 FP4 運算能力，并配備 2,304 個 HBM 內存堆棧。這相當于 GB300 NVL72 性能的 14 倍。

它為何可能在2026年GTC大會上亮相:

內存供應時間表是關鍵因素。在2026年國際消費電子展（CES）上，SK海力士發布了全球首款48GB 16層堆疊的HBM4實體內存。此前，36GB的12層堆疊HBM4內存已展現出11.7Gbps的傳輸速度，并于2025年下半年投入量產。三星也在為Rubin處理器進行HBM4測試。在JEDEC于2025年4月最終確定HBM4的官方規范（2048位接口，單堆棧最高2TB/s，最高16層堆疊）后，整個行業的研發進程將顯著加快。

GTC 2026 可能會公布 Rubin Ultra 的具體生產日期以及 Kyber 機架的建筑細節。不過，我個人認為，這可能還不足以成為 Jensen 之前預告的“震驚世界”的時刻。

方案二：全硅光子堆棧

在2025年GTC大會上，NVIDIA發布了兩款基于硅光子技術的網絡交換機：

Quantum-X （InfiniBand）：預計2025年下半年發貨。144個端口 × 800 Gbps = 115 Tb/s

Spectrum-X （以太網）：預計2026年下半年發貨。端口數量從128個到512個不等，最高傳輸速度可達400 Tb/s。

2026 年 3 月的 GTC 大會恰好在 Quantum-X 正式商用部署之前舉行。這不僅僅是一次確認發貨的機會，它還可能包括 Rubin Ultra 時代的 NVLink 光互連路線圖。

技術核心：

NVIDIA 的 CPO（共封裝光學器件）中的關鍵器件是微環調制器（MRM）。它可以直接在硅光子芯片上處理每個波長 200 Gbps 的 PAM4 調制，其尺寸比傳統的馬赫-曾德爾調制器小得多。

這是采用臺積電的 COUPE（緊湊型通用光子引擎）工藝制造的，該工藝將電子電路（CMOS）和光子電路（PIC）集成在 3D 堆疊中，彼此之間的距離僅為幾微米。

Quantum-X 開關系統 (Q3450-LD) 的組成如下：

• Quantum-X800 開關 ASIC 采用臺積電 4N 工藝，1070 億個晶體管

• 集成在開關專用集成電路 (ASIC) 中的可拆卸光學子組件 (OSA)，共 18 個硅光子引擎。

• 144 個端口，每個端口速率為 800 Gbps，總帶寬為 115 Tb/s

• 14.4 TFLOPS 網絡內計算（夏普第四代）

• 與可插拔設備相比，能效提高 3.5 倍，網絡彈性提高 10 倍。

根據 NVIDIA 的技術博客，這項技術是自 2016 年以來與臺積電合作近十年，并擁有數百項專利支持的。

目前，NVLink 協議主要依靠銅纜傳輸。在單個機架（例如 Rubin Ultra NVL576）內連接 144 個封裝的服務器，銅纜是完全可行的。但對于 NVIDIA 的下一代平臺 Feynman（預計 2028 年發布），NVLink 需要跨越多個機架進行傳輸。在這種距離下，銅纜的傳輸能力將面臨物理極限。

NVIDIA 已在 2025 年 GTC 大會上宣布了交換機級別的 CPO（光纖產品）。2026 年 GTC 大會可能會公布下一步計劃：NVLink 光纖架構的具體路線圖，這意味著 GPU 之間的互連將從銅纜過渡到光纖。如果實現，這將完善 AI 制造過程中所有互連層（而不僅僅是交換機）都采用光纖的方案。

方案三：Rubin CPX 系統演示

Rubin CPX 是一款僅用于推理的 GPU，于 2025 年 9 月的 AI 峰會上發布。雖然它沒有獲得太多媒體關注，但這款產品將軟件中經過驗證的理念（來自 Splitwise/DistServe 的預填充-解碼分解）應用到了專用芯片上。

CPX規格和設計理念：

為什么選擇 GDDR7？在預填充階段，瓶頸在于計算能力，而非內存帶寬。隨著序列長度的增加，計算利用率不斷攀升，而內存帶寬利用率卻會降至個位數。最終，你卻要為幾乎用不到的昂貴 HBM 帶寬買單。

CPX 正面解決了這種浪費問題。用 GDDR7 替換 HBM 可將內存成本降低約五分之一。用 CoWoS-S 替換 CoWoS-L 可簡化封裝。正如 SemiAnalysis 所說，CPX 是“一種以最小成本實現最大浮點運算性能的設計”。

關于這些數字的說明：NVIDIA 官方公布的 30 PFLOPS 數據使用的是啟用自適應壓縮的 NVFP4。SemiAnalysis 估計其密集 FP4 計算能力約為 20 PFLOPS，大約是 R200 密集 FP4 計算能力（約 33 PFLOPS）的 60%。相比之下，消費級 GPU（例如 RTX 5090）的計算能力通常只有數據中心級 GPU 的 20% 左右。這是一個顯著的提升。

Vera Rubin NVL144 CPX 機架

• 單個機架內包含 72 個 R200 GPU 封裝（144 個計算芯片）+ 144 個 CPX GPU + 36 個 Vera CPU

• 單機架：8 ExaFLOPS NVFP4，1.7 PB/s 帶寬

• 與 GB300 NVL72 相比，AI 推理性能提升 7.5 倍

• 英偉達官方宣稱：“每投資 1 億美元，即可獲得 50 億美元的代幣收入”。

• 2026 年 GTC 大會上可能會出現該機架及其在 CSP 客戶部署中的現場演示。

• 更宏觀的視角：推理問題無法僅靠一塊通用GPU解決

CPX 的出現本身就標志著一種戰略轉變。NVIDIA 承認，單一的通用 GPU 無法處理所有推理工作負載。

NVIDIA 與 Groq 于 2025 年 12 月達成的協議（200 億美元的授權 + 人才收購）也符合同樣的模式。Groq 的 LPU 是一種片上 SRAM 架構，專門用于解碼（令牌生成）。它完全不使用 HBM。編譯器以完全確定性的方式調度數據流，從而實現超低延遲推理。正如 CPX 在預填充過程中移除 HBM 一樣，Groq 在解碼過程中也移除了 HBM。

目前還沒有集成產品。交易完成至今還不到三個月，而芯片級集成需要數年時間。但各個環節正在逐步到位。R200負責訓練和通用推理。CPX擁有預填充功能。Groq的LPU擁有解碼功能。異構架構的輪廓正在逐漸清晰，其中每個推理階段都對應著單個機架內專用的芯片。

GTC 2026 是否會公布具體的 Groq 集成路線圖，目前還不得而知。但 Jensen 曾表示他準備了“多款足以震撼世界的芯片”，因此很難排除價值 200 億美元的推理架構是其中的一部分。

方案 4（長期）：在 GPU 頂部堆疊內存——3D IC

這并非關乎最終產品，但或許才是Jensen與SK海力士工程師共進晚餐的真正原因。（這部分純屬個人猜測。）

當前方案：2.5D，并排顯示

H100、B200 和 R200 都采用 2.5D CoWoS 封裝。GPU 芯片和 HBM 內存堆疊并排位于硅中介層上。GPU 芯片位于中心，周圍環繞著六到八個 HBM 內存堆疊。這種封裝方式存在三個問題：

封裝尺寸。GPU和 HBM 位于同一平面，因此封裝尺寸較大。Rubin Ultra 封裝的尺寸更大。

中介層成本。封裝成本的很大一部分來自中介層本身。這就是為什么人們常說“封裝比芯片貴”。

物理距離。數據通過中間層從GPU傳輸到HBM需要幾毫米。

未來發展方向：3D IC，垂直堆疊

SK海力士副總裁李康旭（封裝開發負責人）于2025年4月在電子信息工程師學會年會上發表了演講：

“將DRAM芯片垂直堆疊在GPU上方可能會帶來顛覆性的變革。這將顯著降低數據傳輸延遲，并提高帶寬和能效。”

他將這種架構稱為3D HBM，并表示SK海力士計劃從HBM5代（預計2028至2029年）開始引入該架構。KED Global報道稱，SK海力士正在與包括NVIDIA在內的無晶圓廠公司就“將HBM直接置于處理器之上的集成設計”進行洽談。在此背景下，SK海力士積極招聘邏輯半導體設計師（CPU、GPU）就顯得更加合理了。

如果這項技術得以實現，GPU芯片將成為基礎芯片。HBM DRAM層直接堆疊在其上，中間層將被移除。GPU內存控制器到DRAM的距離將從幾毫米縮短到幾十微米。利用臺積電的SoIC-X混合鍵合技術，與目前的CoWoS相比，移動單個比特的能耗將降低一到兩個數量級。這不僅僅是性能的提升，它將徹底改變人工智能系統的能耗格局。

為什么這件事還沒發生

散熱方面，GPU功耗高達400至700瓦，并產生巨大的熱量。目前，散熱片直接安裝在GPU頂部以散發熱量。如果將DRAM放置在GPU頂部，熱量必須先經過DRAM。DRAM結溫限制（85°C）遠低于GPU熱點溫度（150°C以上）。背面供電、直接液冷和微通道冷卻都是潛在的解決方案，但目前尚無任何技術可以量產。

良率。所有組件在組裝完成后都會進行測試。如果GPU良率為85%，八個HBM堆棧的良率為95%，則總良率為0.85 × 0.95^8 ≈ 56%。這意味著近一半的芯片是廢品。已知良品芯片（KGD）測試有所幫助，但這仍然是3D集成電路面臨的一項根本性經濟障礙。

預計時間表

• HBM4（2026）：采用臺積電N12/N5定制基板。仍為2.5D CoWoS。這是3D打印的“準備階段”。

• HBM4E（2026 年至 2027 年）：可引入混合鍵合技術用于 20 層堆疊結構。仍為 2.5D。

• HBM5（2028 年至 2029 年）：SK 海力士路線圖上的首個 3D HBM 嘗試。與 NVIDIA 的 Feynman 時間表一致。

• HBM6 及未來（2030 年及以后）：GPU-DRAM 3D IC 走向主流。

2026 年 GTC 大會上可能出現的情況：與其說是發布成品，不如說是正式宣布英偉達與 SK 海力士聯合開發 3D 芯片。詹森在 99 Chicken 的晚餐或許是發布前的協調會議。

（來源：編譯自damnang2）

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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