Chiplet和3D IC，面臨新挑戰

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可靠性現在是一個系統級問題，涵蓋了從材料和包裝到背面供電測試的方方面面。

• 芯片組和3D-IC架構引入了新的熱機械應力，可能會影響整個系統的可靠性。

• 隨著芯片組被組裝成封裝，系統中每個組件的缺陷率目標也變得更加嚴格。

• 傳統的部門壁壘正在被打破，迫使設計團隊解決以前由代工廠負責的材料選擇等問題。

數據中心對基于芯片組的架構的快速采用，正迫使設計的各個方面發生巨大變革，從芯片組到封裝再到現場應用，無一例外。成本迅速上升，可靠性問題日益突出，以往降低成本并確保設備按預期運行的方法已難以為繼。

如今，關注點不再僅僅局限于電遷移和電源完整性，還包括熱機械應力，這些應力會因工作負載、互連的數量和類型以及沿 Z 軸方向的設計延伸范圍而變化。建模必須精確，并且需要在電路和系統層面都充分理解緩解策略。EDA 工具也在不斷發展以應對這些問題，并集成了應力分析、材料管理和接口驗證等新功能。

“對于芯片組和3D集成電路而言，可靠性是最大的挑戰，”西門子EDA中央工程解決方案總監Pratyush Kamal表示。“情況變得非常嚴峻。芯片組的設計必須滿足一定的缺陷率、可靠性和約束條件。假設你有一個單片芯片，其設計缺陷率（DPPM）為百萬分之十。當你決定采用芯片組方案時，你用兩個這樣的芯片組代替一個單片芯片，或者三四個。現在，每個芯片組都可能在封裝內單獨失效，而封裝本身也可能引入新的失效模式。這意味著，為了達到單個芯片組的目標缺陷率，每個芯片組都需要設計得非常低。這意味著二維設計的基本方法必須改變。”

理論上，芯片組之所以能提供幫助，是因為它們比片上系統 (SoC) 更小、功能更有限，從而降低了復雜性和差異性，并使其更易于驗證、檢查和測試。“它們不會帶來更多挑戰，有時甚至還能簡化問題，” Cadence的杰出工程師 Moshiko Emmer 表示。“想象一下，有人在設計一個系統，與其使用單個 SoC，不如將其分解為多個芯片組，通常圍繞某些特定功能。這意味著每個芯片組都是一塊更小的硅片，包含的內容也更少。有時，它包含片上網絡 (NoC) 以及圍繞特定功能的一些特性。在某些情況下，它需要支持更低的時鐘頻率或更低功耗的場景。芯片組可以簡化很多事情。”

圖 1：分解與專業化。來源：Bryon Moyer

其他人也認同這一觀點。“芯片組（Chiplet）能夠提高可靠性，因為你可以使用適合特定電路的技術，” Quadric的首席技術官兼聯合創始人 Nigel Drego 表示。“隨著工藝尺寸的縮小，模擬電路的制造變得越來越困難。SRAM 的微縮速度在 3nm 左右就停止了，如果你在努力從工藝中獲得所需的功能，那么你就沒有太多時間和精力去提高可靠性，因為你只能專注于功能本身。如果你能夠使用最適合特定應用電路的技術，那么就會發生兩件事。首先是成本降低。如果你能夠將模擬電路保持在 12nm 的工藝水平——這是一個非常成熟的工藝，已經折舊，電路設計師已經用它做了很多工作，而且進一步縮小工藝尺寸也不會帶來任何收益——那么為什么不直接使用它呢？”

然而，芯片組的可靠性和良率只是問題的一部分。如今的封裝工藝更加多樣化，用于將這些芯片組連接到中介層或基板上的互連和鍵合方式也各不相同。隨著芯片組技術的普及，所有這些都可能發生變化，但這需要時間。

德雷戈說：“這只是暫時的，很快就會解決，因為把芯片放到印刷電路板上比把芯片放到硅片上要難得多。在硅基板上，由于控制得更好，整體干擾可能會更小。”

不過，多芯片組件中有很多新元素，從更薄的芯片和不同的粘合材料到復雜的互連方案和布局圖。

Synopsys產品營銷總監Marc Swinnen表示：“除了眾所周知的可靠性問題外，還出現了一系列以前無關緊要或被歸入封裝層面的新型可靠性問題，就像打開了潘多拉魔盒一樣。在單片設計中，人們會在封裝層面考慮這些問題。但現在，這些問題已經涉及到3D-IC的布局規劃。芯片組和3D-IC的主要可靠性問題是機械翹曲和應力，因為翹曲會導致機械裂紋。而應力不僅會導致長期失效，還會改變器件的電氣性能。”

EDA公司目前正與代工廠合作，研究應力如何影響電子器件的性能。“晶體管在制造過程中就特意預留了應力，以獲得所需的特性，因此應力對于設計而言并不陌生，”斯溫寧說道。“但外部應力會改變晶體管的電學特性。我們能否通過計算來確定應力的大小？這方面的研究尚未完全完成。”

從芯片到封裝的方法和技術仍在不斷發展。“過去，每個封裝都只有一個硅芯片，我們采用分而治之的策略，將SoC芯片領域與封裝領域完全割裂開來，”Cadence公司的Emmer說道。“SoC架構師、設計師、驗證工程師、物理設計師等等，都專注于SoC內部的一切。封裝工作只是在之后進行，兩者完全分離。當然，雙方之間也存在某種默契，比如‘這些是我需要告知封裝的芯片邊界條件。我需要指出凸點的位置、電氣特性、電源需求等等。當然，我的設計也基于這些約定，并且滿足這些規范。’然后封裝會將這些信息作為輸入，并確保周圍的一切都與之兼容。但兩者是完全獨立的。芯片設計完成后，就進行流片。封裝工作在接近流片時才開始，并在之后繼續進行。而芯片組的出現正在徹底改變這一切。”

熱機械應力

芯片組最大的變化之一是需要關注熱機械應力，這通常是由于不同材料的熱膨脹系數 (CTE) 不同造成的。

Synopsys 的 Swinnen 解釋說：“在組裝這些芯片時，他們必須將這些芯片相互推壓，以使鍵合牢固，而制造過程中外部會產生機械應力。” “我們多次收到客戶的請求，希望能夠模擬制造過程中產生的應力。在與一家代工廠交流時，他們表示，將這些芯片組裝在一起并相互擠壓時，將這些微小的焊點壓在一起所需的力并不大。但當數量達到數百萬時，它們所承受的壓力就相當大了。此外，芯片允許一定程度的凹形彎曲。凹形彎曲的程度是有限制的，但絕對不能凸形彎曲。因此，除了內部的熱機械應力之外，還必須考慮外部應力。此外，還有熱循環、分層問題以及焊點開裂等問題。這些微小的焊點數量眾多，它們非常細小，卻承載著巨大的電流，因此會引發可靠性問題。”

3D集成電路帶來了其他挑戰，例如硅通孔（TSV）的連接。“可靠性問題就此凸顯，同時還有一些傳統問題，例如電源完整性，”斯溫寧說道。“現在，一旦完成，就不僅僅是芯片本身的問題了，而是整個系統的問題，這使得問題變得非常棘手。靜電放電也是如此。現在，你需要建立貫穿多個芯片組的靜電放電路徑。如何驗證這些路徑的安全性？這確實加劇了問題的復雜性。此外，還有一些新的問題，例如機械應力和翹曲，”斯溫寧補充道。

不同的材料帶來了其他挑戰。“芯片設計師以前從不用擔心材料問題，”他說。“代工廠負責鋪設材料，一切都是固定的，僅此而已。但一旦涉及到中介層，在散熱和熱界面方面就出現了各種各樣的選擇和方案。封裝人員以前總是會遇到一些問題，而現在芯片設計師必須更多地參與其中。因此，材料選擇和材料管理方面面臨著迫在眉睫的挑戰。”

從工藝技術入手

由于電路可靠性始于工藝技術，因此大部分關注點都集中在工藝技術上。“當我們觀察鰭式場效應晶體管（FinFET）、納米片以及大量的邏輯門時，它們看起來非常均勻——至少在一定的金屬層厚度范圍內是如此，”西門子EDA的Kamal說道。“在前端工藝（FEOL）中，晶體管層上的鰭片是連續的。但即使在前端工藝中也存在挑戰。例如，一家代工廠在制造基本的與非門（NAND gate）時就出現了大規模失敗，這種門由兩個串聯的晶體管組成。在一個標準單元中，有兩種類型的連接，一種是I/O連接，另一種是電源傳輸連接。那么，哪個節點更容易受到噪聲的影響呢？”

當1000個標準單元實例被放置在芯片上時，它們所處的環境截然不同。“這些工藝中存在大量的局部和全局差異，而且隨著工藝復雜性的增加，這種差異也在不斷增大，”Kamal說道。“你需要確保電路節點不易受噪聲干擾。你需要控制I/O的時序，使其在布局布線過程中不會發生太大變化。你需要在布局上盡可能地集中I/O，使其位于標準單元內部，而不是暴露在標準單元的邊界之外。這家代工廠的做法恰恰相反。你應該使用電源和接地來連接標準單元外部的左右兩側，并使用標準連接來連接I/O。但他們卻反其道而行之。結果，當團隊嘗試對這些庫單元進行布局布線時，他們無法使σ之間的時序閉合。”

在芯片和3D集成電路設計中，晶體管級的問題更為復雜。“雖然設計人員在標準單元層面能做的有限，但代工廠可以，因為他們提供庫單元，”Kamal說道。“代工廠必須確保在設計這些庫單元時考慮到這些基本要素。以觸發器為例，任何鎖存器結構都存在故障點。跨疇交叉、電壓疇交叉、疇交叉和復位疇交叉等問題，在設計標準單元時都必須非常仔細地考慮。目標DPPM必須比以往任何時候都更低。”

然后，在模塊級別，復位域交叉必須精心設計，因為對于芯片組和3D集成電路而言，目前流程中存在一個致命缺陷。當芯片返廠后發現無法正常工作時，工程團隊需要進行調試。

“您使用 IJTAG 接口來查看芯片內部，但有時您會發現一半的元件狀態為 0，另一半元件狀態為 1，這就是故障的原因，”Kamal 解釋道。“但是，在您重新設計和重新制作掩模之前（因為掩模成本高達 2000 萬或 3000 萬美元），您需要進行更多調試。您需要確保您的假設是正確的。我們使用聚焦離子束 (FIB)，從硅片的背面進行操作，并對電路進行修改，因為晶體管位于前端工藝層 (FEOL)。我們通常限制 FIB 的使用范圍，使其靠近晶體管的源極和漏極以及柵極。從背面操作很容易。目前背面沒有金屬層。而正面則有很多金屬層，您不能切穿它們，否則會損壞電路。”

但背面供電技術的出現改變了這一切，英特爾從20納米（20A）工藝開始采用這項技術。“如果你觀察一個3D-IC堆疊結構，你會發現每個3D-IC堆疊結構都會有一層背面帶有金屬層，所以你不能再使用FIB工藝了，”他說道。 “既然失敗已不再是選項，我們該如何應對？

在模擬電路中，我們采用基本的冗余設計。如今，我們在汽車領域采用雙重甚至三重冗余。在汽車領域，我們使用鎖步核心等技術，但這是一種成本極高的冗余方式。現在，我們必須將這種粗略的冗余概念細化，因為3D-IC的成本很高。這些2nm制程節點極其昂貴。我們必須不斷優化它們。我們不能采用兩個雙核處理器，一個發生故障時，另一個就派上用場。服務器目前就是這么做的。英特爾之所以還能最大限度地利用其處理器，是因為其設計的特性——大量重復，允許部分故障。在多個計算領域，我們都采用了這種做法，但在移動領域以及3D-IC技術的應用領域，布局或架構的同質性并不高。冗余固然重要，但我們需要以更低的成本來實現它。”這樣就可以實現最佳冗余，而不僅僅是復制核心。”

將這些基礎可靠性策略與系統級集成的實際情況相結合，凸顯了隨著復雜性的增加，采用整體方法的重要性。鑒于此，討論的重點轉向了在單個系統中管理多個芯片時至關重要的架構和封裝方面的考量。

在設計多芯片芯片時，必須在架構和規劃階段考慮封裝因素，這與傳統的 SoC 項目生命周期相比，時間點非常早。

Cadence公司的Emmer表示：“當你考慮構建一個由多個芯片組成的系統時，首先，你可以構建更大的系統，并且可以在同一個封裝中集成更多的硅片。這些芯片是獨立的，是獨立的芯片單元，你需要考慮一些因素來確保你的設計符合規范。例如，如果你想為邊緣設備開發產品，你需要滿足特定的可靠性要求。如果你想為數據中心或基礎設施領域開發產品，則需要考慮不同的方面。當我設計一個由芯片組成的系統時，芯片采用的是成熟的工藝節點還是較新的工藝技術并不重要。通常情況下，我們會看到兩者的混合使用，我不僅需要考慮如何在各個芯片之間分配組件，還需要考慮如何將這些芯片集成在一起。此外，我還需要選擇使用哪種集成解決方案。”

芯片集成有多種選擇。“我們可以通過基板進行更簡單的集成，例如有機基板、簡單的UCIE封裝，以及標準封裝集成，”Emmer說道。“我們可以使用中介層或橋接器進行更高級的集成，并排或堆疊芯片以及混合鍵合技術也正在發揮作用。所有這些都需要在架構和設計階段就加以考慮。業界還需要引入新的EDA解決方案和工具來驗證這些條件，因為從可靠性的角度來看，互連可靠性失效的途徑可以分為兩類。一類是互連線本身，無論是信號還是電流，都會導致金屬線隨時間推移而退化。這是其中一種類型。更常見且更棘手的失效發生在任何連接處，任何線路與其他元件之間的接口處。”

隨著這些架構和集成方面的挑戰得到解決，研究可靠性問題在新形勢下如何演變至關重要。這體現了現代芯片技術及其相關封裝解決方案的持續發展以及由此產生的獨特可靠性考量。

“就目前的芯片而言，尤其是在這個領域仍處于發展初期，所有研發工作仍在進行的情況下，它還不是一項成熟的技術，并非所有產品都已完全投入生產，我們目前看到的只是微小的進步，”埃默爾說道。“它仍然處于快速發展階段。我們需要關注一些新的因素，這些因素會影響到連接部件以及用于傳輸信號的材料本身的可靠性。例如，RDL中介層。這是一個全新的技術。信號如何在其中傳播？這對可靠性有何影響？”

有些情況下，設計可能勉強符合規格要求。但即使在芯片封裝完成后進行了測試，并且測試結果顯示合格，芯片在實際應用中仍然可能出現故障。

“隨著系統問題越來越多，你需要能夠在封裝級別進行這種類型的驗證，其中還要包括超出邊界規格的信息（就像我們過去所做的那樣）——以及在進行封裝級分析時芯片的內部信息，”埃默說。 “可靠性是其中至關重要的一部分，它不僅考察實際接口和實際連接，還考察需要通過線路傳輸的信號。如果兩個芯片并排集成，信號需要傳輸的距離就會增加。可以將 UCIe 視為連接兩個芯片的接口。這是一種并排連接。芯片并非位于接口上方。它們之間的距離并非為零。它們之間存在一個中介層。中間有一個接口將它們連接起來。使用 UCIe，這種連接可達 25 毫米。因此，我們需要考慮從芯片級的微米級精度提升到芯片間級的毫米級精度。這種信號必須保持可靠且不受干擾。我需要在構建系統之前對其進行測試或模擬。否則，我將無法保證其運行。展望未來 5 到 10 年——屆時可能會出現芯片市場，您可以將芯片放在貨架上，任何人都可以購買。”將其集成到系統中——所有這些都需要明確規定。芯片的邊界也需要明確規定，因為你無法預知誰會將其集成到系統中，采用何種封裝，以及與其他哪些組件集成。所有這些都必須定義并標準化，但目前這方面還沒有統一的標準。

結論

芯片組具有變革芯片行業的潛力，能夠顯著提升芯片的靈活性和可擴展性。但它們也帶來了一些復雜的挑戰，涉及可靠性、集成性和標準化等問題，必須從開發初期就認真應對。盡管封裝和接口標準的進步令人鼓舞，但成本和接口知識產權方面仍然存在的擔憂凸顯了持續合作與創新的必要性。

為了實現這一切，業界必須優先考慮穩健的驗證方法，以確保無縫集成和長期功能性。最終，基于芯片組的系統的成功將取決于技術進步與解決這些懸而未決問題的切實方案之間的平衡。

https://semiengineering.com/chiplets-and-3d-ics-add-new-electrical-and-mechanical-challenges/

（來源：semiengineering）

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