Questa和Veloce平臺助力，西門子EDA實現功能驗證全面加速

以下文章來源于西門子EDA，作者SIEMENS。

隨著半導體工藝制程的不斷演進與系統復雜度的持續攀升，單顆芯片的集成規模已從數億門級迅速跨越至數百億門級。與此同時，市場窗口持續收窄，產品上市周期不增反減：在消費電子領域，旗艦智能終端幾乎每年都需實現重大迭代；即便在對安全與可靠性要求極高的汽車領域，如智能駕駛與智能座艙系統，亦呈現出快速迭代、多方案并行的激烈競爭態勢。

西門子EDA的Questa? One智能驗證平臺與Veloce? CS硬件仿真平臺，正通過驗證工具的智能化演進以及系統級、軟硬件協同驗證的深度應用，全面加速芯片功能驗證流程，深刻重構芯片設計的整體范式與效率邊界。

01 Questa One AI驅動帶來更快驗證引擎

EDA驗證領域因設計復雜度提升而面臨驗證周期長、工作量大的核心挑戰，客戶迫切期望加速驗證收斂，通過窮盡性分析發現更深層的問題。與此同時，EDA工具的智能化已成為提升設計質量、降低錯誤率的關鍵。隨著AI技術在EDA領域的逐步成熟，其為芯片設計帶來革命性變化，顯著提升效率與質量，降低開發成本，縮短產品上市時間。

西門子EDA推出的Questa One智能驗證軟件產品平臺，以AI技術賦能連接性、數據驅動方法和可擴展性，突破集成電路驗證流程限制，助力工程團隊有效提高生產效率，支持從IP到芯片級系統 (SoC) 再到大型系統的大規模復雜設計。

Questa One將集成電路驗證從被動反應流程重新定義為可以自優化的智能系統，集成了AI驅動的自動化、預測分析及工作流程無縫連接的能力，可提供更快的功能、故障仿真和形式化驗證引擎，可實現仿真時間縮短至原來的六分之一，人工測試量減少10–100倍，大幅縮短驗證周期并減少人工工作量。

尤其值得關注的是其在DFT驗證方面的突破。 隨著半導體技術節點持續微縮，器件缺陷密度上升、工藝波動加劇，傳統測試方法難以檢測新型細微缺陷及老化效應；同時，芯片集成數十億晶體管與異構IP核，導致測試數據量激增、功耗約束收緊，進一步推高DFT實現的成本與復雜度。此外，為滿足汽車、航天等高端應用的全生命周期可靠性要求，DFT技術還需覆蓋從制造到退役的全流程保障。

針對這些挑戰，Questa One DFT驗證解決方案通過其全面功能特性，與Tessent解決方案無縫集成提供顯著的效率優勢，助力設計團隊高效完成DFT簽核：

靜態分析能力：

支持RTL綜合前至綜合后的等價性驗證；

自動化指令：

實現MBIST插入后無縫的時鐘域/復位域（CDC/RDC）分析；

毛刺SVA生成：

針對毛刺場景分析的自動化協議SVA生成；

增強的門級仿真性能：

顯著提升仿真效率；

可擴展功能故障分級：

通過改進結構掃描缺陷覆蓋率提升驗證質量；

DFT感知調試與X傳播分析：

精準識別DFT相關設計問題；

軟件感知驗證IP：

加速內建自測試（IST）驗證流程。

“Questa One Sim DX DFT仿真加速方案與Tessent半導體生命周期解決方案協同工作，提供覆蓋全流程的解決方案，為簽署ATPG與MBIST模式驗證提供所需的效率與性能優勢。通過該聯合方案，可顯著降低DFT簽核在流片流程中成為瓶頸的風險。其效益深遠，在編譯、優化和仿真等各階段均能提升效率與性能。”

楊耿 西門子EDA數字功能驗證應用工程部門負責人

這種深度集成的驗證方法不僅加速了DFT簽收進程，更通過AI驅動的智能分析使驗證從被動檢測轉變為主動預防，高度契合現代芯片設計對高可靠性和快速上市的雙重需求。

值得一提的是，西門子EDA基于EDA AI System統一技術底座，已將AI深度集成到芯片設計的各個環節，除了Questa One智能驗證軟件產品，還有Calibre Vision AI、Aprisa AI、Solido生成式和代理式AI等，全面賦能工程師應對日益復雜的設計挑戰。

02.Veloce CS 助力驗證向全系統、多場景演進

在當前芯片設計復雜度激增的背景下，功能驗證的范疇已從模塊/IP層級加速向全系統、多場景演進。這意味著驗證工作不僅需要覆蓋全芯片（Full SoC）的集成驗證與基于Chiplet的多芯片協同驗證，更需延伸至具體應用場景，如車載系統，要涵蓋芯片、道路場景及底盤模型的驗證。擴大驗證邊界以匹配真實應用場景，是能在前期高效暴露系統級風險、確保芯片在復雜環境中功能安全與可靠性的關鍵。

為支撐系統級驗證需求，西門子EDA Veloce CS支持驗證芯片設計中涉及的各類互聯協議。不僅全面支持UCIe、CXL等主流互聯標準，還支持前沿的互聯標準，包括支持多個加速節點間共享DDR與HBM帶寬的UA Link（Ultra Accelerator），以及基于Virtual Ethernet實現的UEC（Ultra Ethernet Consortium）技術，以滿足HPC和AI場景對高性能、分布式和無損傳輸的嚴苛需求。

與此同時，隨著異構集成的復雜度越來越高，所帶來的驗證挑戰也在不斷加劇。例如ARM Zena計算子系統（CSS）集成多達16個高性能的 Cortex-A720AE CPU集群，以應對高級駕駛輔助系統（ADAS）與智能座艙（IVI）的復雜工作負載；同時，其專屬的安全島（Safety Island）由實時處理器 Cortex-R82AE驅動，為功能安全要求嚴苛的場景提供ASIL-D級保障，應用場景極其復雜。西門子EDA通過Innexis CodeBench與Veloce Codelink能夠提供了統一的可視化調試環境，該環境能夠有效應對此類多核、多廠商的異構系統驗證需求。

“我們的工具鏈具備高度兼容性，能夠在單一平臺內實現對多核、多廠商異構系統的協同處理與深度調試，無需連接多個硬件調試器或啟動多套軟件，從而顯著提升驗證效率與調試深度。”

陳哲飛 西門子EDA硬件輔助驗證產品應用工程經理

值得一提的是，在支持各類先進互聯標準、異構集成CPU集群的基礎上，西門子EDA基于Veloce Strato CS硬件加速平臺和Innexis Developer Pro軟件環境，能夠構建了一套覆蓋虛擬模型、混合模型至完整RTL層級的全鏈路集成開發流程，可大幅加速復雜SoC設計進程，支持大量的用戶案例，尤其適用于軟硬件團隊的高效協同。整個系統支持RFRA（Run Fast and Run Accurate），能夠在運行速度與精度間實現靈活平衡：當用戶側重于開發效率時，可運行于基于事務級模型的QEMU虛擬環境，獲得百MHz級別的執行速度；當用戶需要深入分析系統性能時，則可切換至周期精確的Veloce Strato CS硬件加速平臺，以準確評估帶寬、延遲與功耗等關鍵指標，從而在芯片流片前實現全面驗證與優化。

“Veloce平臺能有效降低流片風險。以某客戶設計通用 GPGPU為例，其關鍵PCIe模塊雖已在其他平臺完成仿真驗證，但在Veloce平臺上通過QEMU Host模擬真實服務器主機環境，經PIPE接口連接PCIe端點時，才暴露出一個其他仿真驗證平臺無法捕捉的深層錯誤。該錯誤深藏于RTL代碼中，無法通過軟件修補，若非及時發現，將直接導致芯片核心功能失效，造成重大損失。”

陳哲飛 西門子EDA硬件輔助驗證產品應用工程經理

03.完備生態鏈助力驗證效率全面提升

西門子EDA積極構建多維度、深層次的生態合作網絡，其合作戰略不僅涵蓋全球領先的高速互連硅IP伙伴，更深度融入主流處理器架構與開放硬件生態，積極應對復雜芯片與系統設計帶來的驗證挑戰。

在與核心IP伙伴的合作中，西門子EDA與Alphawave Semi的戰略聯動尤為突出，通過其銷售渠道將后者先進的高速互連硅IP引入市場，共同應對復雜互聯挑戰。產品涵蓋Alphawave Semi用于連接和存儲器協議的前沿IP平臺，例如Ethernet、PCIe、CXL、HBM和UCIe（裸片到裸片）互聯等，為先進SoC、3D-IC和Chiplet結構提供高帶寬、高可靠性的互聯基礎。

"我們的價值在于提供“硅IP+驗證IP”的完備生態鏈。客戶在獲得高性能IP授權的同時，能直接使用與之配套的、經過充分驗證的測試環境。這種深度集成帶來了兩大核心優勢：一是顯著縮短驗證周期，避免從零搭建測試平臺的時間消耗；二是構成一個經過閉環驗證的可靠解決方案，顯著降低了系統集成階段的技術風險，使項目周期更具可預測性，為客戶的快速上市提供堅實保障。"

楊耿 西門子EDA數字功能驗證應用工程部門負責人

在處理器生態體系布局上，西門子EDA采取了“深化主流”與“擁抱開源”的雙軌并行策略，全面覆蓋多元化的算力需求。

一方面，公司持續深化與Arm的長期戰略合作，其Veloce Strato CS與Veloce proFPGA CS已被Arm正式采納為Arm NeoverseCSS設計流程的關鍵組成部分；另一方面，西門子EDA積極融入RISC-V開放生態，并與中國本土力量緊密協同。其Veloce proFPGA CS平臺已成功支持達摩院高性能RISC-V處理器玄鐵C908X、C920、C930的驗證效率的全面提升。

西門子EDA依托AI賦能的Questa One智能驗證平臺、支持全系統多場景驗證的Veloce CS硬件仿真系統，以及深度協同的產業鏈生態，構建了一套覆蓋從IP到系統級的完整驗證解決方案，顯著提升驗證效率與覆蓋深度，將系統級風險識別大幅前置，不僅為復雜芯片的成功流片提供了堅實保障，更大幅縮短驗證周期，加速產品快速上市。