UCIe，萬(wàn)事俱備

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隨著Chiplet使用量的增加，尤其是在數(shù)據(jù)中心，UCIe 發(fā)布了 3.0 版本，延續(xù)了自 2023 年以來(lái)每年更新的節(jié)奏。該版本將數(shù)據(jù)速率提高了一倍，改進(jìn)了可管理性，并涵蓋了之前版本中難以處理的三種新情況。

隨著這些技術(shù)進(jìn)步不斷重塑行業(yè)格局，了解它們?nèi)绾斡绊憣?shí)際應(yīng)用至關(guān)重要。

“人工智能數(shù)據(jù)中心的工作負(fù)載現(xiàn)在對(duì)計(jì)算能力和帶寬的需求規(guī)模之大，傳統(tǒng)單芯片根本無(wú)法滿足，”Alphawave Semi首席產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Archana Cheruliyil在與西門(mén)子EDA聯(lián)合舉辦的網(wǎng)絡(luò)研討會(huì)上表示。“光罩尺寸限制、良率限制和供電挑戰(zhàn)使得將這些大型器件制造成單芯片既不切實(shí)際，在很多情況下也是不可能的。”

這意味著各個(gè)芯片必須相互通信。“一些最棘手的異構(gòu)集成問(wèn)題涉及實(shí)現(xiàn)芯片之間的有效通信以及管理布線和連接的復(fù)雜性，”西門(mén)子EDA的3D-IC封裝流程高級(jí)產(chǎn)品專(zhuān)家Kendall Hiles補(bǔ)充道。

UCIe 和 Bunch of Wires (BoW) 是兩種主要的芯片間互連標(biāo)準(zhǔn)，主要面向芯片內(nèi)部的芯片級(jí)連接。UCIe 于 2022 年發(fā)布，它全面考慮了芯片互連，涵蓋了底層物理信號(hào)傳輸以及其上的協(xié)議適配。UCIe 聯(lián)盟著眼于芯片未來(lái)的潛在市場(chǎng)，互操作性在其中至關(guān)重要。

2024 年發(fā)布的 2.0 版本引入了新的管理功能，以及其他一些內(nèi)容。當(dāng)時(shí)業(yè)界普遍關(guān)注的是這些功能的龐大規(guī)模，這使得 UCIe 聲名顯赫。然而，當(dāng)時(shí)人們并不清楚地認(rèn)識(shí)到，其中許多功能都是可選的，開(kāi)發(fā)者可以自行決定實(shí)現(xiàn)哪些功能。

Cadence公司芯片間接口IP產(chǎn)品營(yíng)銷(xiāo)總監(jiān)Mayank Bhatnagar表示：“最初，人們?cè)诓榭匆?guī)范時(shí)會(huì)想，‘哦，它太笨重了，而且有很多我不需要的功能。’但大多數(shù)功能都是可選的。”

此后，這種情緒有所緩和，人們對(duì)采用被認(rèn)為過(guò)于復(fù)雜的技術(shù)也不再那么抵觸。3.0 版本的發(fā)布似乎引發(fā)的爭(zhēng)議也較少。

平面封裝的帶寬

UCIe-S（采用有機(jī)布線和C4凸點(diǎn)的標(biāo)準(zhǔn)封裝）和UCIe-A（先進(jìn)封裝）的最大允許數(shù)據(jù)速率已從32 GT/s（其中T代表“傳輸”）提升至64 GT/s。但只有2D和2.5D設(shè)計(jì)的數(shù)據(jù)速率才會(huì)翻倍。此外，還提到了48 GT/s的數(shù)據(jù)速率。

Synopsys高級(jí)產(chǎn)品經(jīng)理 Manuel Mota 表示：“這是 UCIe 3.0 的主要優(yōu)勢(shì)，也是推動(dòng)市場(chǎng)發(fā)展的關(guān)鍵因素。并非之前的限制不足以滿足所有應(yīng)用的需求，而是行業(yè)在發(fā)展，我們也在順應(yīng)這一趨勢(shì)。”

3D之所以沒(méi)有被納入此次升級(jí)計(jì)劃，與邊緣線有關(guān)。在平面設(shè)計(jì)中，信號(hào)會(huì)向芯片邊緣遷移以連接到相鄰芯片，這使得邊緣線成為一種受限于芯片周邊的資源。

在3D堆疊結(jié)構(gòu)中，芯片之間并非直接通信，而是通過(guò)硅通孔（TSV）與上方或下方的芯片通信。允許的TSV數(shù)量取決于芯片面積，而非周邊面積。UCIe聯(lián)盟認(rèn)為，該面積足以容納信號(hào)傳輸，而無(wú)需將數(shù)據(jù)速率提高一倍。

“對(duì)于3D技術(shù)，我們不需要將數(shù)據(jù)速率提高一倍，”UCIe聯(lián)盟主席、英特爾高級(jí)研究員德本德拉·達(dá)斯·夏爾馬表示，“事實(shí)上，我們目前的技術(shù)已經(jīng)非常出色了。”

一個(gè)時(shí)鐘周期，四個(gè)邊沿

更高的數(shù)據(jù)速率是通過(guò)使用四分之一速率信號(hào)實(shí)現(xiàn)的。此前，該技術(shù)僅支持 32 GT/s 的數(shù)據(jù)速率，而無(wú)法支持更高的速率。現(xiàn)在，該技術(shù)已擴(kuò)展到支持 48 GT/s 和 64 GT/s。四分之一速率信號(hào)也稱為四倍數(shù)據(jù)速率 (QDR) 信號(hào)。DDR 時(shí)鐘信號(hào)由基本時(shí)鐘內(nèi)部生成兩個(gè)時(shí)鐘信號(hào)。它們由同一時(shí)鐘源驅(qū)動(dòng)，但相位相差 90 度。

Das Sharma解釋說(shuō)，對(duì)于64 Gbps的傳輸速率，“時(shí)鐘頻率為16 Gbps，并且有兩個(gè)時(shí)鐘在運(yùn)行。一個(gè)時(shí)鐘與另一個(gè)時(shí)鐘相差90度。發(fā)送端會(huì)將時(shí)鐘偏移90度，然后接收端也會(huì)將時(shí)鐘偏移90度并捕獲數(shù)據(jù)。”

這意味著這兩個(gè)內(nèi)部時(shí)鐘各有一個(gè)上升沿和一個(gè)下降沿，分別在 0 度、90 度、180 度和 270 度處產(chǎn)生邊沿。

巴特納加爾指出：“四分之一費(fèi)率確實(shí)是一件好事，因?yàn)樗蟠蠼档土擞脩艉凸?yīng)商在創(chuàng)建新知識(shí)產(chǎn)權(quán)時(shí)所面臨的風(fēng)險(xiǎn)。”

可靠性和功耗

48 GT/s 和 64 GT/s 的誤碼率 (BER) 不同。48 GT/s 的誤碼率為 101?，而 64 GT/s 的誤碼率為 1012。雖然兩者相差三個(gè)數(shù)量級(jí)，但根據(jù) UCI 聯(lián)盟的說(shuō)法，兩者都是可以接受的——尤其是在考慮 CRC 校驗(yàn)和重放機(jī)制的情況下。

在較低的數(shù)據(jù)速率下，功耗保持在 0.5 pJ/bit 以下。更快的設(shè)計(jì)需要增強(qiáng)均衡，這會(huì)消耗更多能量，使目標(biāo)功耗達(dá)到 0.75 pJ/bit，如圖 1 所示。

新增的帶寬無(wú)需更改凸起位置即可使用，與之前的版本完全兼容。然而，更高的速度可能會(huì)增加確保信號(hào)完整性的難度。

盡管信號(hào)傳輸、可靠性和電源效率方面取得了這些進(jìn)步，但對(duì)系統(tǒng)設(shè)計(jì)和集成的更廣泛影響正變得日益顯著。隨著行業(yè)的不斷發(fā)展，新的挑戰(zhàn)和解決方案也應(yīng)運(yùn)而生，以應(yīng)對(duì)這些不斷變化的需求。

“人工智能正在推動(dòng)前所未有的帶寬需求，芯片間的連接分析難度也呈指數(shù)級(jí)增長(zhǎng)，”西門(mén)子EDA高級(jí)市場(chǎng)戰(zhàn)略經(jīng)理Emily Yan指出。

異構(gòu)集成帶來(lái)了新的復(fù)雜性，從不斷增長(zhǎng)的功耗和散熱需求到跨堆疊架構(gòu)的完整系統(tǒng)級(jí)驗(yàn)證。“隨著 UCIe 向 64 Gbps 邁進(jìn)，設(shè)計(jì)裕量縮小，布線密度增加，信號(hào)完整性風(fēng)險(xiǎn)成倍增長(zhǎng)，使得系統(tǒng)級(jí)收尾比以往任何時(shí)候都更具挑戰(zhàn)性，”西門(mén)子 Hiles 表示。

UCIe 2.0 引入了更好的啟動(dòng)和優(yōu)先級(jí)

管理功能，并在 3.0 中得到了一些升級(jí)。其中一個(gè)方面涉及高級(jí)軟件包的啟動(dòng)方式。

最初啟動(dòng)基于Chiplet的軟件包的方式是為每個(gè)需要啟動(dòng)的Chiplet準(zhǔn)備單獨(dú)的固件文件或加載程序。而現(xiàn)在，這些文件可以合并成一個(gè)源文件，供所有Chiplet使用，或者也可以用于其中的某些組合。

“如果你的系統(tǒng)由許多Chiplet成，而每個(gè)芯片都需要自己的固件，那么就會(huì)出現(xiàn)先有雞還是先有蛋的問(wèn)題：要么你需要為每個(gè)芯片提供獨(dú)立的固件加載路徑，這樣所有芯片才能同時(shí)啟動(dòng)；要么你需要沿途喚醒所有 UCIe 接口，并且需要一條路徑將固件傳輸?shù)剿行酒盡ota 解釋道。“UCIe 為你提供了一條路徑和方法，可以通過(guò) UCIe（無(wú)論是主頻段還是邊帶）以一致的方式將固件分發(fā)到各個(gè)芯片，從而避免了為每個(gè)芯片建立閃存鏈路或?yàn)槊總€(gè)芯片建立獨(dú)立的并行路徑來(lái)加載固件。”

在 UCI 3.0 之前，優(yōu)先級(jí)通知事件通過(guò)主頻段發(fā)送。這有時(shí)會(huì)導(dǎo)致重要消息被一些優(yōu)先級(jí)較低的數(shù)據(jù)阻塞。此外，所有通過(guò)主頻段傳輸?shù)臄?shù)據(jù)都必須經(jīng)過(guò)“主導(dǎo)”芯片上的信任根 (RoT) 驗(yàn)證，這會(huì)降低消息傳輸速度。現(xiàn)在，這些消息可以通過(guò)邊帶傳輸，雖然邊帶速度較慢，但其可用性應(yīng)該比主頻段更高，并且不會(huì)受到 RoT 延遲的影響。

“你將時(shí)鐘拉低八個(gè)周期，這告訴對(duì)方，在 8 個(gè) UI（單位間隔）的邊界處，下一個(gè) UI 的優(yōu)先級(jí)更高，”Das Sharma 說(shuō)。“它會(huì)執(zhí)行 64 個(gè) UI，之后再恢復(fù)執(zhí)行更長(zhǎng)的有效載荷。”

然而，邊帶的安全保障工作仍在進(jìn)行中。

更長(zhǎng)的邊帶傳輸距離和新型開(kāi)漏引腳

這些高速接口的信號(hào)傳輸距離有限，UCIe 也存在同樣的問(wèn)題，主頻帶和邊帶信號(hào)都受到限制。但邊帶的工作頻率遠(yuǎn)低于主頻帶，因此這種傳輸距離的限制實(shí)際上比實(shí)際需要的更加嚴(yán)格。

“以前用側(cè)邊帶的話，寬度只能做到 25 毫米。現(xiàn)在最大可以做到 100 毫米了，”巴特納加爾說(shuō)。

Mota解釋說(shuō)：“他們這樣做是為了讓多個(gè)芯片共享同一條線路，從而實(shí)現(xiàn)邊帶的星型連接。主頻段的距離保持不變，因?yàn)樗捎玫氖屈c(diǎn)對(duì)點(diǎn)連接。”

3.0 版本允許信號(hào)在一次傳輸中走得更遠(yuǎn)。但是，仍然可以將消息從一個(gè)芯片轉(zhuǎn)發(fā)到另一個(gè)芯片。

兩個(gè)新的開(kāi)漏引腳可實(shí)現(xiàn)快速降頻和緊急關(guān)機(jī)。如果任何芯片檢測(cè)到過(guò)熱，一個(gè)閾值允許降低運(yùn)行速度，而更高的閾值則會(huì)導(dǎo)致所有芯片關(guān)機(jī)，以避免過(guò)熱損壞。

“如果出現(xiàn)問(wèn)題，你需要迅速采取行動(dòng)，而如果采用常規(guī)方式——邊帶或主帶——速度會(huì)很慢，”Mota說(shuō)道。“他們提供的是一種標(biāo)準(zhǔn)的快速響應(yīng)方式，即開(kāi)路。如果某個(gè)芯片過(guò)熱，你可以同時(shí)通知所有芯片‘我要切換到下一個(gè)狀態(tài)’，所有芯片都會(huì)立即收到通知，而無(wú)需經(jīng)過(guò)關(guān)機(jī)流程。”

這種能力會(huì)對(duì)整個(gè)系統(tǒng)的可靠性產(chǎn)生重大影響。“這種對(duì)快速節(jié)流和緊急停機(jī)的支持非常重要，尤其是在汽車(chē)應(yīng)用領(lǐng)域，從可靠性的角度來(lái)看更是如此，”巴特納加爾指出。

UCIe 3.0改進(jìn)了流媒體傳輸和重新校準(zhǔn)功能

涵蓋了先前版本未解決的一些情況。其中最突出的是連續(xù)流媒體傳輸。從技術(shù)上講，這并非一項(xiàng)新功能，但由于需要在主頻段占用帶寬且可用時(shí)鐘頻率有限的情況下使用標(biāo)記，因此很難在不中斷的情況下實(shí)現(xiàn)。

需要這種功能的應(yīng)用會(huì)以恒定速率生成數(shù)據(jù)，并且這些數(shù)據(jù)必須以該速率傳輸。天線就是一個(gè)很好的例子，它可能在一個(gè)芯片上生成數(shù)字?jǐn)?shù)據(jù)，然后該數(shù)據(jù)必須與另一個(gè)芯片（例如片上系統(tǒng)）通信。

此類(lèi)系統(tǒng)中的時(shí)鐘頻率要求非常嚴(yán)格，因?yàn)楸仨毐苊馐褂每赡芘c采樣信號(hào)產(chǎn)生拍頻的頻率。在之前的版本中，UCIe 時(shí)鐘頻率有特定的允許范圍，但這些頻率可能并非設(shè)計(jì)人員的首選。Mota 表示，通過(guò)允許使用一系列頻率，“設(shè)計(jì)人員就可以在不會(huì)與射頻通道產(chǎn)生拍頻的頻率范圍內(nèi)使用 UCIe”。

數(shù)據(jù)速率并非通過(guò)鎖相環(huán) (PLL) 來(lái)導(dǎo)出所需時(shí)鐘，而是直接來(lái)自參考時(shí)鐘。數(shù)據(jù)速率的改變只需調(diào)整該時(shí)鐘頻率即可。有效信號(hào)上使用的編碼方式已被復(fù)用，以便帶外處理同步和奇偶校驗(yàn)。

另一項(xiàng)新功能允許鏈路接收端向發(fā)送端請(qǐng)求重新校準(zhǔn)。這可以減輕接收端接收隨時(shí)間推移而漂移的數(shù)據(jù)的負(fù)擔(dān)。此外，由于無(wú)需重新初始化即可進(jìn)行重新校準(zhǔn)，因此也簡(jiǎn)化了初始化過(guò)程，從而降低了功耗。

“你賦予了物理層在運(yùn)行過(guò)程中重新校準(zhǔn)的能力，這樣你就可以支持更廣泛的環(huán)境條件，”Mota 指出。

深度睡眠和 CHI

最后一個(gè)新增用例涉及深度睡眠模式 (L2)。在 UCIe 3.0 之前，即使主帶進(jìn)入睡眠狀態(tài)，側(cè)帶也始終保持開(kāi)啟狀態(tài)。新增的一項(xiàng)功能允許在關(guān)閉側(cè)帶的同時(shí)，保持一個(gè)小型電路處于運(yùn)行狀態(tài)，以檢測(cè)何時(shí)退出睡眠模式，從而在睡眠期間降低功耗。

“邊帶必須保持激活狀態(tài)，并且必須處于喚醒狀態(tài)，才能喚醒其他組件，”達(dá)斯·夏爾馬解釋說(shuō)。“這意味著我們要對(duì)邊帶的大部分進(jìn)行電源門(mén)控。”

為了在必要時(shí)實(shí)現(xiàn)喚醒功能，無(wú)需始終保持太多設(shè)備開(kāi)啟。“兩三個(gè)閘門(mén)會(huì)監(jiān)控轉(zhuǎn)換，”達(dá)斯·夏爾馬說(shuō)。“我甚至不需要時(shí)鐘。如果我只保持這些設(shè)備開(kāi)啟，而關(guān)閉其他設(shè)備，就能進(jìn)一步節(jié)省能源。”

“現(xiàn)在，您無(wú)需經(jīng)過(guò)整個(gè)初始化過(guò)程即可喚醒邊帶，”莫塔說(shuō)。

最后一項(xiàng)進(jìn)展來(lái)自UCIe聯(lián)盟之外。該聯(lián)盟此前已在UCIe上構(gòu)建了PCIe和CXL。現(xiàn)在，Arm也緊隨其后，在UCIe上提供了其廣受歡迎的CHI相干協(xié)議。

Arm基礎(chǔ)設(shè)施業(yè)務(wù)線市場(chǎng)營(yíng)銷(xiāo)副總裁Eddie Ramirez表示：“很多人都希望在UCIe上運(yùn)行AMBA協(xié)議。人們喜歡這個(gè)協(xié)議是因?yàn)樗軐?shí)現(xiàn)內(nèi)存和I/O的一致性。Nvidia在其Grace Blackwell實(shí)現(xiàn)中，通過(guò)NVLink運(yùn)行AMBA協(xié)議。這里要比較的并非UCIe本身，因?yàn)樗皇俏锢斫涌凇Ｗ罱咏谋容^對(duì)象是人們正在嘗試用CXL Type 2實(shí)現(xiàn)的功能。”

這是通過(guò)將 CHI 數(shù)據(jù)適配到 UCIe 格式來(lái)實(shí)現(xiàn)的。“Arm 定義了將 CHI 芯片間的數(shù)據(jù)映射到 flit 的方法，這些 flit 可以通過(guò) UCIe 以簡(jiǎn)單的方式傳輸，”Mota 解釋道。

這些進(jìn)展共同展現(xiàn)了UCIe在能效和協(xié)議支持方面的進(jìn)步。隨著技術(shù)的演進(jìn)，這些更新有助于推動(dòng)其更廣泛的應(yīng)用和更多樣化的應(yīng)用場(chǎng)景，并為未來(lái)的發(fā)展奠定基礎(chǔ)。

UCIe 的主要組件已經(jīng)到位

它采取的策略是先發(fā)布功能最少的版本，然后依靠用戶反饋和修改來(lái)完善功能。最初的幾個(gè)版本是對(duì)原版的重大升級(jí)，雖然 3.0 版本包含了一些重要的新功能，但這些功能都不需要對(duì)接口進(jìn)行任何更改。現(xiàn)有的信號(hào)，例如 Valid 引腳，被重新用于新功能。開(kāi)漏引腳是新增的，但它們是對(duì)先前接口版本的補(bǔ)充，而不是更改。

雖然聯(lián)盟可能會(huì)繼續(xù)進(jìn)行必要的升級(jí)，但我們現(xiàn)在可能已經(jīng)解決了主要缺失的功能，同時(shí)也消除了對(duì)系統(tǒng)過(guò)于龐大的擔(dān)憂。反對(duì)的聲音越來(lái)越少，而取得進(jìn)展的消息卻越來(lái)越多。

“在UCIe出現(xiàn)之前，幾乎所有人都在使用定制解決方案，”Bhatnagar說(shuō)道。“就連Cadence也有一個(gè)名為Ultralink的定制解決方案，運(yùn)行速度為40Gbps。人們猶豫是否要遷移到UCIe，因?yàn)樗麄儞?dān)心會(huì)增加開(kāi)銷(xiāo)——例如占用更多空間、性能下降或速度降低。但現(xiàn)在隨著UCIe升級(jí)到64Gbps，我們感覺(jué)它的普及率會(huì)更高。”

BoW（詞袋模型）仍將是一個(gè)重要因素，尤其是在需要最小接口和最低功耗的設(shè)計(jì)中。“顯然，BoW仍然存在，并且擁有支持者，”Mota說(shuō)道。“它們不一定會(huì)消失。但大多數(shù)業(yè)界已經(jīng)轉(zhuǎn)向UCIe，或者至少轉(zhuǎn)向基于UCIe標(biāo)準(zhǔn)的方案。”

（來(lái)源：編譯自semiengineering）

*免責(zé)聲明：本文由作者原創(chuàng)。文章內(nèi)容系作者個(gè)人觀點(diǎn)，半導(dǎo)體行業(yè)觀察轉(zhuǎn)載僅為了傳達(dá)一種不同的觀點(diǎn)，不代表半導(dǎo)體行業(yè)觀察對(duì)該觀點(diǎn)贊同或支持，如果有任何異議，歡迎聯(lián)系半導(dǎo)體行業(yè)觀察。

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