AMD 2nm巨獸Venice霄龍?zhí)幚砥髌毓猓?56顆Zen 6C核心

IT之家1月14日消息，消息源 @highyieldYT昨日（1月13日）發(fā)布博文，分析了在CES 2026展會期間，AMD 發(fā)布的下一代數(shù)據(jù)中心處理器 EPYC（霄龍）Venice（Zen 6架構(gòu)）。

AMD 在 CES 2026展會期間，揭曉了代號為“Venice”的下一代 EPYC 處理器，該系列基于全新的 Zen 6架構(gòu)，是全球首款采用臺積電2nm 工藝的數(shù)據(jù)中心 CPU。

AMD 承諾，新一代產(chǎn)品將帶來超過70% 的性能與能效提升，線程密度增加30% 以上，旨在通過極致的堆料重新定義服務(wù)器性能天花板。

@highyieldYT 深入分析 Venice 的核心構(gòu)造發(fā)現(xiàn)，指出 AMD 重點升級 Zen 6C 計算模塊（CCD）。每個 Zen 6C CCD 包含32個物理核心，相比 Zen 5C 的16核配置直接翻倍。

為此，單顆 CCD 的面積也從前代的85mm2 激增至約155mm2，增幅達82.3%。盡管采用了更先進的臺積電 N2P 工藝，但為了容納更多核心及單模塊128MB 的 L3緩存，芯片物理尺寸仍顯著增長。全規(guī)格的 Venice 處理器將配備8個此類 CCD，總計提供256個核心和1024MB 的 L3緩存。

IT之家附上相關(guān)截圖如下：

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除了計算核心的升級，Venice 在 IO Die（輸入輸出）架構(gòu)上也采用了激進策略。不同于前代 Turin 僅使用單顆426mm2 的 IO Die，Venice 奢侈地搭載了兩顆基于臺積電 N6工藝的巨大 IO Die。

每顆 IO Die 面積約375mm2，總 IO 面積高達750mm2。這一設(shè)計不僅集成了內(nèi)存與 PCIe 控制器，還囊括了 AI 加速單元等 IP 模塊，預示著 AMD 將大幅提升下一代平臺的內(nèi)存帶寬與擴展能力，以滿足 AI 數(shù)據(jù)中心對吞吐量的渴求。

在產(chǎn)品陣容方面，Venice 將提供多種配置以適應(yīng)不同場景。除了256核心的 Zen 6C 版本外，AMD 還將推出基于標準 Zen 6架構(gòu)的192核心版本（16個 CCD，每 CCD 12核，768MB L3緩存）。