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全球開放小芯片互連標準組織UCIe聯盟正式推出UCIe 3.0規范,最大實現64 GT/s數據速率,較上一代32 GT/s帶寬翻倍。
UCIe是一個由Intel牽頭,聯合AMD、ARM、Meta、Microsoft、Qualcomm、Samsung、ASE、TSMC、Google Cloud等十大產業巨頭共同參與制定的開放性行業標準。該標準旨在為Chiplet技術提供一個通用的、可互操作的高速互聯解決方案,以促進不同廠商生產的Chiplet之間的互連互通。
新規范通過運行時重校準、擴展邊帶傳輸等技術創新,旨在提升多芯片系統封裝設計的能效與靈活性。
性能突破:
- 支持 48 GT/s 與 64 GT/s 數據傳輸速率
- 通過映射協議實現連續傳輸(Raw Mode),確保 SoC 與 DSP 小芯片間無中斷數據流
能效優化:
- 運行時重校準技術:復用初始化狀態實現操作中鏈路調節,降低動態功耗
- 快速節流與緊急關斷機制:通過漏極開路接口(open-drain I/O)發送系統級即時通知
系統管理增強:
- 邊帶信道延伸至 100 毫米,支持更靈活 SiP 拓撲
- 優先級邊帶數據包:為時間敏感型系統事件提供確定性低延遲信令
- 預載固件標準化:通過管理傳輸協議(MTP)加速初始化流程
兼容性保障:
- 完全后向兼容所有舊版 UCIe 規范
- 可選管理功能模塊化設計,避免芯片資源浪費
2024年8月,UCIe聯盟宣布發布2.0規范。UCIe 2.0 規范增加了對標準化系統架構的支持,以實現可管理性,并全面解決了跨多個chiplets的 SIP 生命周期(從分類到現場管理)的可測試性、可管理性和調試 (DFx) 設計挑戰。可選的可管理性功能和 UCIe DFx Architecture (UDA) 的引入,包括每個芯片內的管理結構,用于測試、遙測和調試功能,允許通過靈活統一的 SIP 管理和 DFx 操作方法實現與供應商無關的芯片互操作性。
此外,2.0 規范支持 3D 封裝,與 2D 和 2.5D 架構相比,可提供更高的帶寬密度和更高的功率效率。UCIe-3D 針對混合鍵合進行了優化,凸塊間距可適用于大至 10-25 微米、小至 1 微米或更小的凸塊間距,從而提供靈活性和可擴展性。
另一個功能是針對互操作性和合規性測試優化的封裝設計。合規性測試的目標是根據已知良好的參考 UCIe 實現來Device Under Test (DUT) 的主頻帶支持功能。UCIe 2.0 為物理、適配器和協議合規性測試建立了初始框架。
UCIe 2.0 規范的亮點:
- 全面支持具有多個chiplets的任何系統級封裝 (SiP) 結構的可管理性、調試和測試。
- 支持3D封裝,顯著提升帶寬密度和功率效率。
- 改進的系統級解決方案,其可管理性被定義為chiplet堆棧的一部分。
- 針對互操作性和合規性測試優化的封裝設計。
- 完全向后兼容 UCIe 1.1 和 UCIe 1.0。
UCIe 聯盟總裁兼三星電子公司副總裁 Cheolmin Park 表示:“UCIe 聯盟支持多種芯片,以滿足快速變化的半導體行業的需求。UCIe 2.0 規范在之前的版本基礎上開發了全面的解決方案堆棧,并鼓勵芯片解決方案之間的互操作性。這又是聯盟致力于蓬勃發展的開放芯片生態系統的又一例證。”
UCIe 1.0及1.1規范
UCIe 1.0 是一個“起點”標準,定義了芯片到芯片之間的I/O物理層、協議和軟件堆棧等關鍵方面。UCIe 1.0利用了PCIe和CXL兩種高速互連標準,為Chiplet之間的互連提供了標準化的解決方案。UCIe 1.0協議主要適用于標準封裝(2D)和先進封裝(2.5D),而不支持3D封裝。
UCIe 1.1是UCIe 1.0的升級版,它在保持與UCIe 1.0向后兼容的同時,引入了一系列有價值的改進和增強功能。這些改進主要包括:
- 擴展可靠性機制:UCIe 1.1將可靠性機制擴展到更多協議,并支持更廣泛的使用模型。
- 針對汽車應用的增強功能:鑒于汽車行業對采用UCIe技術的小芯片的巨大市場需求,UCIe 1.1中包括了針對汽車應用的其他增強功能,如故障分析和運行狀況監控,并支持低成本封裝實現。
- 新用途和成本優化:UCIe 1.1規范還探索了具有完整UCIe協議棧的流媒體協議的新用途,包括同時支持多協議和端到端鏈路層功能。此外,通過新的凸點圖優化,高級封裝的成本得到了有效降低。
- 增強合規性測試:UCIe 1.1規范詳細說明了體系結構規范屬性,以定義將在測試計劃和遵從性測試中使用的系統設置和寄存器,從而確保了設備互操作性。
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