AI芯片的供電挑戰(zhàn)

（本文編譯自Semiconductor Engineering）

隨著人工智能(AI)工作負(fù)載的日益龐大且復(fù)雜，用于處理數(shù)據(jù)的各種處理元件對(duì)功耗的需求也空前高漲。然而，如何在高效可靠地傳輸電力的同時(shí)，不降低信號(hào)完整性或引發(fā)熱瓶頸問題，已成為半導(dǎo)體歷史上最棘手的設(shè)計(jì)與制造挑戰(zhàn)之一。

與通用處理器不同，專為AI工作負(fù)載設(shè)計(jì)的芯片將密度推向極致。它們將更多晶體管封裝到更小的空間內(nèi)，同時(shí)增加晶體管的總數(shù)（通常以芯粒的形式），從而形成更大、更密集的系統(tǒng)級(jí)封裝。這使得電源傳輸不再僅是電氣問題，更演變?yōu)閺膯蝹€(gè)芯粒到服務(wù)器機(jī)架的封裝、材料與系統(tǒng)集成挑戰(zhàn)。

新思科技研究員Godwin Maben表示：“功耗主要由動(dòng)態(tài)功耗決定，而動(dòng)態(tài)功耗主要受計(jì)算和內(nèi)存之間數(shù)據(jù)移動(dòng)的影響。例如，英偉達(dá)的Blackwell功耗范圍為700瓦到1400瓦，這使得高效總線架構(gòu)和架構(gòu)創(chuàng)新（例如數(shù)據(jù)壓縮策略）至關(guān)重要。”

由于內(nèi)存和計(jì)算單元之間來回傳輸?shù)臄?shù)據(jù)量巨大，因此動(dòng)態(tài)功耗占據(jù)主導(dǎo)地位。這些傳輸通過大規(guī)模的內(nèi)存層級(jí)結(jié)構(gòu)，使用了各種高速互連技術(shù)。但傳輸所有這些數(shù)據(jù)是有代價(jià)的，這會(huì)產(chǎn)生連鎖的設(shè)計(jì)約束，從內(nèi)存層級(jí)結(jié)構(gòu)決策一直延伸到電源傳輸網(wǎng)絡(luò)(PDN)。

Imec研發(fā)副總裁Julien Ryckaert表示：“隨著我們轉(zhuǎn)向背面和3D堆疊，熱量分布變得更加局部化，且更難消散。這種物理壓縮加劇了電遷移和局部熱點(diǎn)等挑戰(zhàn)?！?/p>

為了使這些級(jí)別的電源傳輸易于處理，多學(xué)科設(shè)計(jì)團(tuán)隊(duì)必須全面思考電壓調(diào)節(jié)的位置和方式、熱量提取方式、材料在大電流應(yīng)力下的性能表現(xiàn)，以及在電遷移和IR壓降影響可靠性之前預(yù)留的安全裕量。這些設(shè)計(jì)決策的復(fù)雜性要求EDA工具、制造工藝和先進(jìn)封裝之間進(jìn)行更緊密的耦合。

新思科技首席架構(gòu)師Jay Roy表示：“如今，高性能計(jì)算和AI加速器的功耗已突破千瓦級(jí)門檻。設(shè)計(jì)復(fù)雜性的爆炸式增長(zhǎng)和周期的縮短，給半導(dǎo)體SoC設(shè)計(jì)帶來了持續(xù)挑戰(zhàn)?！?/p>

這種在最小化功耗的同時(shí)提升性能的追求，正推動(dòng)電源輸送模型發(fā)生重大變革。這不再僅僅是降低電阻的問題，而是關(guān)乎對(duì)電感行為建模、熱梯度分析，以及不同膨脹系數(shù)材料間的耦合效應(yīng)。對(duì)電壓降、電流瓶頸和熱點(diǎn)的早期預(yù)測(cè)現(xiàn)已成為關(guān)鍵，且必須在實(shí)際布局和集成約束條件下進(jìn)行。

從橫向到縱向供電

無論多少仿真都無法解決傳統(tǒng)橫向供電固有的局限性。在封裝和PCB上橫向布設(shè)大電流電源線會(huì)帶來損耗和空間限制，且已無法滿足規(guī)模需求。當(dāng)芯片功耗為100或200瓦時(shí)，這種方法尚可行，但如今已成為現(xiàn)代AI硬件的限制因素。

Saras Micro Devices首席商務(wù)官Eelco Bergman表示：“目前的加速卡通常采用橫向供電架構(gòu)，將數(shù)千安培的電流通過PCB走線，從電源模塊傳輸?shù)教幚砥鳌＿@種方法由于電流和走線電阻較大，會(huì)導(dǎo)致嚴(yán)重的功率損耗和過熱。此外，用于支持不斷增長(zhǎng)的總功率、電源軌數(shù)量以及關(guān)鍵高速信號(hào)布線的電路板空間也有限?！?/p>

圖1：垂直供電網(wǎng)絡(luò)，顯示多域電容器模塊直接嵌入封裝基板。

（圖源：Saras Micro Devices）

在這樣的功率水平下，每毫歐姆的電阻都會(huì)轉(zhuǎn)化為必須耗散的數(shù)瓦熱量。此外，橫向布線帶來的空間限制常常需要在電源完整性和信號(hào)完整性之間做出權(quán)衡。在高帶寬系統(tǒng)中，數(shù)百條高速SerDes通道與密集電源層共享電路板空間，這種權(quán)衡變得不可接受。

為克服這些限制，半導(dǎo)體行業(yè)正積極探索垂直供電技術(shù)。通過將電源軌或穩(wěn)壓器直接嵌入芯片下方，并用低阻抗路徑垂直連接，電源到芯片的距離可以顯著縮短。這不僅降低了IR壓降和噪聲，還釋放了頂部布線空間，用于傳輸關(guān)鍵信號(hào)。

在基板和中介層中使用集成供電層，并結(jié)合局部去耦技術(shù)，使AI芯片和加速器能夠接收更清潔、更穩(wěn)定的電源，并減少功率衰減。先進(jìn)的基板（包括嵌入無源器件的基板）目前正在與硅片本身進(jìn)行協(xié)同設(shè)計(jì)，以優(yōu)化阻抗特性和散熱性能。

與此同時(shí)，這些技術(shù)也帶來了新的可靠性挑戰(zhàn)。通過新材料和垂直結(jié)構(gòu)傳輸大電流，需要對(duì)電流聚集、熱循環(huán)和材料疲勞進(jìn)行嚴(yán)格建模。嵌入式電源元件必須承受強(qiáng)烈的熱流，同時(shí)還要與敏感信號(hào)層保持電氣隔離。這反過來又推動(dòng)了介電材料、沉積技術(shù)和協(xié)同設(shè)計(jì)方法的創(chuàng)新。

先進(jìn)封裝和散熱技術(shù)

高功率密度直接轉(zhuǎn)化為熱密度，可能導(dǎo)致熱點(diǎn)，從而降低可靠性和性能。如果沒有先進(jìn)的散熱技術(shù)，即使是最高效的系統(tǒng)也需要進(jìn)行熱節(jié)流，這會(huì)大幅降低性能。

Amkor芯片和倒裝芯片球柵陣列(FCBGA)業(yè)務(wù)部高級(jí)總監(jiān)Gerard John表示：“如今的先進(jìn)封裝采用多尺度熱管理技術(shù)來高效散熱。銦合金熱界面材料（TIM）因其約80 W/mK的高導(dǎo)熱率而尤為有效。然而，銦TIM需要在芯片背面和蓋子底部進(jìn)行金屬化處理，通常使用Ti/Au或Ni/Au等材料，需要回流工藝來在芯片和蓋子之間形成鍵合，以降低界面熱阻?！?/p>

最小化芯片與散熱器之間的熱阻取決于材料和應(yīng)用工藝。均勻的TIM覆蓋和低空洞工藝對(duì)于實(shí)現(xiàn)芯片內(nèi)部均勻散熱至關(guān)重要。傳統(tǒng)的錫基TIM正被高性能金屬合金、相變材料和新型碳基界面材料所取代或補(bǔ)充。

John 表示：“在TIM應(yīng)用中，確保最小空洞至關(guān)重要?？斩磿?huì)嚴(yán)重阻礙熱導(dǎo)率，導(dǎo)致熱點(diǎn)并降低器件可靠性。監(jiān)測(cè)TIM空洞對(duì)于工藝優(yōu)化和器件篩選至關(guān)重要。”

這些解決方案通常針對(duì)特定工作負(fù)載定制。例如，AI訓(xùn)練比推理產(chǎn)生更長(zhǎng)的持續(xù)功率脈沖，要不同的熱瞬態(tài)響應(yīng)。封裝工程師必須與系統(tǒng)架構(gòu)師合作，以確保冷卻方案與實(shí)際運(yùn)行情況相匹配。

在多芯粒系統(tǒng)中，高熱邏輯模塊的近距離排布會(huì)放大散熱挑戰(zhàn)。先進(jìn)設(shè)計(jì)正在轉(zhuǎn)向均熱板、微流體冷卻和雙面散熱技術(shù)來應(yīng)對(duì)這種復(fù)雜性。每種方法都會(huì)帶來新的制造、可靠性和材料集成方面的挑戰(zhàn)，但它們正迅速成為實(shí)現(xiàn)大規(guī)模AI性能的必要工具。

鉬與材料遷移

隨著AI加速器對(duì)功耗和集成度的要求越來越高，傳統(tǒng)的前端材料逐漸顯露出局限性。鎢和銅因具有的導(dǎo)電性和可制造性被廣泛用于局部互連和接觸層，長(zhǎng)期作為行業(yè)標(biāo)準(zhǔn)，但如今在芯片最密集區(qū)域已形成制約。

在此背景下，鉬逐漸成為關(guān)鍵替代金屬。鉬的電子平均自由程比銅短，在狹窄幾何結(jié)構(gòu)下的可擴(kuò)展性優(yōu)于鎢，能在先進(jìn)制程節(jié)點(diǎn)顯著提升電阻率和可制造性。

Lam Research副總裁兼總經(jīng)理Kaihan Ashtiani表示：“從傳統(tǒng)的鎢金屬化過渡到鉬材料，可顯著提升性能，包括將接觸電阻降低達(dá)50%。鉬電子平均自由程更短，使其在小尺寸應(yīng)用中更具優(yōu)勢(shì)，能顯著降低緊密互連結(jié)構(gòu)中的電阻問題?！?/p>

這意味著，在實(shí)際應(yīng)用中，鉬在局部互連方面優(yōu)勢(shì)尤為突出，當(dāng)前線寬和間距已低于20納米，鎢等傳統(tǒng)金屬會(huì)增強(qiáng)電子散射，導(dǎo)致有效電阻率和熱負(fù)載升高。相比之下，鉬在受限幾何機(jī)構(gòu)中仍能保持良好的導(dǎo)電性能。

對(duì)于AI設(shè)備而言，這一特性至關(guān)重要。隨著越來越多的功能被集成到更小面積的芯片中，以及垂直堆疊的日益普及，熱量和電阻問題愈發(fā)集中。鉬等材料創(chuàng)新有助于緩解這些影響，它既能提升電氣性能，又能簡(jiǎn)化與原子層沉積(ALD)和化學(xué)氣相沉積(CVD)工藝的集成，而這些工藝在先進(jìn)晶圓廠中已別廣泛應(yīng)用。

“當(dāng)互連尺寸縮小到低于銅等金屬的平均自由程時(shí)，由于電子散射更頻繁，電阻會(huì)增加，”Ashtiani表示，“在這種情況下，像鉬這樣平均自由程更短的金屬實(shí)際上更受歡迎，因?yàn)樗谳^小的尺寸下也能保持較低的電阻?！?/p>

轉(zhuǎn)向鉬材料也契合行業(yè)想要努力降低電遷移風(fēng)險(xiǎn)的整體趨勢(shì)。在AI工作負(fù)載中常見的高電流密度下，金屬遷移會(huì)隨著時(shí)間的推移產(chǎn)生空洞和開路，這這對(duì)可靠性構(gòu)成日益嚴(yán)峻的挑戰(zhàn)。鉬的高熔點(diǎn)和晶粒穩(wěn)定性有助于應(yīng)對(duì)這一問題，使其成為長(zhǎng)壽命AI計(jì)算應(yīng)用的理想候選材料。

雖然鉬尚未普及，但其應(yīng)用正在加速，尤其是在高功率密度的應(yīng)用中，例如GPU矩陣引擎和SRAM陣列。鉬在采用背面供電的設(shè)備中也越來越受到青睞，因?yàn)檫@些設(shè)備中金屬化層的復(fù)雜性要求材料具有高度共形性和低電阻率。

背面供電

當(dāng)今芯片架構(gòu)中最具變革性的轉(zhuǎn)變，或許是向背面供電網(wǎng)絡(luò)（BSPDN）的演進(jìn)。BSPDN不再將電源和信號(hào)同時(shí)通過頂層金屬層布線，避免它們相互競(jìng)爭(zhēng)空間，而是通過在晶圓背面引入電源連接來解耦這些功能。

這一概念最初由英特爾首次公開提出，名為“電源通孔”，后來逐漸演變成一項(xiàng)更廣泛的技術(shù)體系，并被整個(gè)行業(yè)廣泛采用。本質(zhì)上，晶圓背面經(jīng)過蝕刻以暴露觸點(diǎn)，然后利用這些觸點(diǎn)直接向晶體管供電，這種方式繞過信號(hào)路由堆棧，顯著提高了效率。

這種結(jié)構(gòu)重組為AI芯片帶來了幾個(gè)關(guān)鍵優(yōu)勢(shì)。首先，通過分離電源和信號(hào)路由，工程師在布局規(guī)劃和時(shí)序優(yōu)化方面獲得了更大的靈活性。信號(hào)層可擴(kuò)展或微調(diào)，無需擔(dān)心電源分配約束。其次，它可以實(shí)現(xiàn)更薄、更均勻的電源網(wǎng)格，從而降低IR壓降，并使電壓調(diào)節(jié)更具可預(yù)測(cè)性。

“供電曾經(jīng)是眾多考慮因素之一，”Ryckaert補(bǔ)充道?！艾F(xiàn)在，它決定了整個(gè)布局規(guī)劃。背面PDN有助于緩解布線擁堵，實(shí)現(xiàn)更高的晶體管密度，但它們也增加了功率密度，使熱管理變得前所未有的關(guān)鍵?！?/p>

此外，背面處理技術(shù)為冷卻帶來了新選擇。由于硅基板不再成為散熱的障礙，設(shè)計(jì)人員可采用雙面冷卻策略，即在芯片的兩側(cè)都應(yīng)用熱界面材料。

然而，背面供電技術(shù)并非沒有挑戰(zhàn)。它需要全新的工藝流程和材料突破，包括晶圓減薄、硅通孔(TSV)對(duì)準(zhǔn)、混合鍵合以及極薄芯片的處理。這些結(jié)構(gòu)的機(jī)械可靠性仍在研究中，良率優(yōu)化仍然是大規(guī)模應(yīng)用的障礙。

設(shè)計(jì)協(xié)同優(yōu)化及其系統(tǒng)級(jí)影響

盡管背面供電、鉬互連和垂直PDN技術(shù)前景廣闊，但這些進(jìn)步并非孤立發(fā)生。下一代AI芯片需要在整個(gè)設(shè)計(jì)堆棧中采用更緊密集成方法，即通常被稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）的技術(shù)。

在該模式下，芯片架構(gòu)師、封裝工程師和系統(tǒng)設(shè)計(jì)師從最初的設(shè)計(jì)階段就開始協(xié)作。供電網(wǎng)絡(luò)、熱分布、機(jī)械應(yīng)力和布局規(guī)劃必須被建模為相互依賴的系統(tǒng)，而非流程中的連續(xù)步驟。

在系統(tǒng)層面，這些優(yōu)化具有廣泛影響。例如，熱節(jié)流是AI芯片性能的最大威脅之一。如果不能有效預(yù)測(cè)和緩解局部發(fā)熱，即使設(shè)計(jì)精良的系統(tǒng)在實(shí)際應(yīng)用中也可能表現(xiàn)不佳。

這影響遠(yuǎn)不止芯片本身。系統(tǒng)集成商必須考慮整個(gè)堆疊（包括芯片、中介層、基板和PCB）的PDN阻抗。信號(hào)完整性、板級(jí)去耦和機(jī)箱級(jí)氣流都會(huì)影響低功耗芯片在實(shí)際應(yīng)用中能否達(dá)到預(yù)期性能。

這些限制提升了協(xié)同仿真和跨域反饋回路的重要性。如今，電壓完整性和電磁干擾(EMI)已與熱仿真、材料建模和功耗感知驗(yàn)證直接相關(guān)。為此，一些芯片制造商正在將封裝和系統(tǒng)工程團(tuán)隊(duì)納入內(nèi)部，或?qū)⑵淝度胄酒O(shè)計(jì)團(tuán)隊(duì)，以加快迭代并確保一致性。

除了技術(shù)協(xié)調(diào)外，經(jīng)濟(jì)因素也推動(dòng)著協(xié)同優(yōu)化。通過增加冗余電容、加寬電源層或過度設(shè)計(jì)的電壓調(diào)節(jié)器（VRM）來過度配置供電系統(tǒng)，會(huì)占用原本可以用于計(jì)算單元的電路板空間和資源。

結(jié)語

隨著AI需求的增長(zhǎng)，優(yōu)化每瓦功率以及相關(guān)成本的壓力將持續(xù)加劇。這意味著供電設(shè)計(jì)不再是后端考慮的問題，而是已成為影響AI芯片設(shè)計(jì)和制造方式的前沿制約因素。隨著AI芯片進(jìn)入千瓦級(jí)，業(yè)界必須重新思考從材料到布局、從晶圓鍵合到散熱等方方面面。背面供電網(wǎng)絡(luò)、鉬互連和垂直集成基板等創(chuàng)新僅僅是這場(chǎng)變革的開端。

AI芯片供電技術(shù)的未來發(fā)展，需要跨學(xué)科的深度協(xié)作。隨著工程師們應(yīng)對(duì)下一代供電系統(tǒng)的多物理場(chǎng)特性，圍繞芯片、封裝和系統(tǒng)設(shè)計(jì)構(gòu)建的各自為政的局面正在逐漸消融。雖然這些解決方案的成本和復(fù)雜性很高，但其帶來的回報(bào)——在性能、能效和可擴(kuò)展性方面——將是巨大的。