2.5D封裝，成為香餑餑

2.5D封裝正成為支撐AI芯片高性能需求的核心技術之一。

SK海力士準備去美國建設一個先進封裝產線，計劃投入38.7 億美元，建設一個2.5D封裝量產線。到2028年下半年，正式投入運營。同時，臺積電也正在對現有的8英寸和12英寸晶圓廠進行重大升級改造，把主要生產90納米及以上制程的芯片的工廠，重點升級安裝支持芯片封裝（CoWoS）和芯片封裝（CoPoS）技術的先進封裝生產線。

這些動作反映出一個趨勢：半導體制造已進入“晶圓代工2.0”時代，制造、封裝與測試的深度整合成為新的競爭焦點。

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2.5D封裝，有多重要？

隨著人工智能技術快速發展，先進封裝已超越制程工藝成為半導體行業最熱門領域。Yole集團數據顯示，全球先進封裝市場到2030年達到約800億美元，將以9.4%的年復合增長率持續增長。

這一演變并非一蹴而就。從1950年代的點對點封裝（>0.5mm I/O間距），到1970年代的周邊穿孔封裝（<0.5mm周邊間距），再到2010年后的2.5D與3D晶圓級封裝，互連密度、I/O帶寬和集成復雜度持續提升。

那么，什么是2.5D封裝？

簡單來說，2.5D封裝是一種通過硅中介層（Silicon Interposer）或嵌入式橋接技術（如英特爾的EMIB）將多個芯片水平連接起來的技術。與傳統的2D封裝相比，它允許在單一封裝內集成更多功能單元，比如CPU、GPU、內存（HBM）和I/O模塊；而與復雜的3D堆疊相比，它又避免了過高的制造難度和熱管理挑戰。這種“不上不下的中間狀態”恰恰為AI芯片提供了完美的平衡。

AI芯片的一個顯著特點是需要高帶寬和低延遲的芯片間通信。例如，訓練一個深度學習模型時，GPU需要與高帶寬存儲器（HBM）快速交換數據，而傳統的封裝技術往往受限于互連帶寬和功耗。2.5D封裝通過在芯片間引入高密度互連通道，顯著提升了數據傳輸效率，同時保持了相對簡單的制造流程。這使得它特別適合AI加速器和數據中心處理器等高性能應用。

目前用于整合AI Chiplets (例如GPU以及存儲)的主要先進封裝技術，有兩種。一種是硅中介層方案，如臺積電的CoWoS，先將芯片通過Chip on Wafer（CoW）工藝連接至硅晶圓，再與基板整合；另一種是RDL中介層方案，如FOCoS（Fan Out Chip-on-Substrate），將芯片置于RDL介面上進行整合。

若RDL Interposer 上內埋有橋接結構（Bridge），則稱為FOCoS-Bridge或FO-Bridge封裝。例如AMD MI250，就是將GPU跟HBM整合在RDL Interposer上面，利用內埋的橋接結構提供較細的線路來連接GPU跟HBM。

臺積電的CoWoS 嚴格來說也屬于2.5D先進封裝技術，由 CoW 和 oS 組合而來：先將芯片通過 Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把 CoW 芯片與基板（Substrate）連接，整合成 CoWoS。英特爾在2.5D上有多個方案：EMIB 2.5D、Foveros-S 2.5D、Foveros-B 2.5D。

當前，HBM4是使用2.5D封裝的典型代表，諸如AMD、NVIDIA 等企業已推出多款基于 2.5D 硅中介層的產品。

展望未來，行業的發展路徑正在逐漸清晰。IMEC認為，互連層級與系統分區是3D 集成的核心邏輯。2D 互連依賴平面布線與垂直過孔，而 3D 互連通過硅通孔（TSV）、微凸點、銅-銅直接鍵合等技術，實現芯片堆疊與中介層集成，形成從晶體管到封裝基板的完整互連體系。

未來行業主要有兩大發展方向：2.5D芯粒集成通過標準化總線接口實現獨立芯片互連；3D-SOC 則通過協同設計，將片上互連網絡延伸至 3D 空間，大幅提升互連密度。

2.5D封裝的關鍵在于中介層。

臺積電CoWoS技術的硅中介層尺寸從2016年的1.5倍光刻版尺寸（約1287mm2）演進至當前的3.3倍（約2831 mm2），可支持8個HBM3堆疊，并計劃2026年擴展至5.5倍尺寸（4719mm2）以兼容12個HBM4堆疊。

隨著HBM接口帶寬提升，中介層的復雜度也在增加。目前典型中介層最多有四層金屬，但已有產品采用多達十層的設計。聯電先進封裝總監指出：“在HBM4之后，就需要八到九層金屬層。”層數增加會推高成本，同時帶來機械強度與翹曲控制的挑戰。日月光高級總監曹立宏表示：“為了縮短互連路徑并提高信號完整性，中介層厚度不斷減小，但需在厚度與機械穩定性之間取得平衡。”

當前絕大多數中介層為無源結構，僅提供互連功能。但由于硅中介層由半導體材料制成，未來有望集成晶體管，發展為有源中介層，用于電源管理、I/O或光器件集成，尤其適用于AI和高性能計算場景。

據semiengineering分析，為了避免高昂的成本，目前業內有兩種方式：一種方法是尋找比硅更便宜的材料。有機中介層在材料和制造成本方面都更低，因為它是在面板上而非晶圓上制造的。硅需要背面研磨來暴露硅通孔（TSV），而有機中介層則無需這些工藝步驟。另一種方式是，使用硅橋接器代替硅中介層。每個橋接器的尺寸都小得多，從而可以提高良率。一個橋接器（或多個橋接器）的成本將遠低于一個硅中介層的成本。

國內這邊，2025年10月份，盛合晶微科創板IPO申請已獲受理。公司是中國大陸最早實現12英寸Bumping量產的企業之一，也是首家提供14nm先進制程Bumping服務的企業，具備2.5D/3D IC超高密度微凸塊的大規模量產能力。

在基于TSV硅中介層的2.5D集成方面，盛合晶微是國內最早量產、規模最大的企業之一。據灼識咨詢統計，其2024年在中國大陸2.5D封裝市場的收入份額約為85%，技術能力與全球領先企業不存在代差。

長電科技推出XDFOI高密度扇出型封裝平臺，具備2.5D封裝能力，可支持4nm節點Chiplet產品封裝。該平臺通過多層RDL布線和微凸點技術，實現芯片間的高密度互連，應用于移動終端、邊緣AI等領域，技術指標達到國際先進水平。

通富微電在2.5D/3D封裝領域取得突破，與AMD等客戶合作，實現大尺寸FCBGA和2.5D封裝量產。其TSV工藝成本較海外低40%，并通過聯合開發HBM技術，提升封裝集成能力，支持高性能計算、GPU等應用場景。

華天科技布局2.5D封裝技術，12英寸晶圓級TSV產線聚焦CIS、MEMS等應用，良率達到85%。通過優化工藝流程和材料選擇，提升封裝性能和可靠性，逐步縮小與國際先進水平的差距。

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3D封裝是下一步

2.5D只是過渡階段，3D封裝才是下一目標，最大的好處是把連線距離大大縮短了。3D封裝是通過垂直堆疊實現芯片立體集成，核心技術包括硅通孔（TSV）和混合鍵合（Hybrid Bonding）。

TSV技術通過貫穿硅片的垂直導電通道連接堆疊芯片，如三星X-Cube技術基于TSV實現SRAM與邏輯芯片的3D堆疊，縮短信號路徑以提升速度和能效。混合鍵合技術（如臺積電SoIC的Cu-Cu鍵合）則通過金屬直接鍵合消除微凸點間隙，實現10μm以下互連間距，帶寬密度可達1TB/s/mm2，較傳統微凸點提升10倍。

為支持這一轉型，ASML已經向客戶交付第一臺專為先進封裝應用開發的光刻機“TWINSCAN XT:260”，可用于3D芯片、Chiplets芯粒的制造與封裝。

XT:260的目標是解決芯片封裝日益增長的復雜性，滿足全行業向3D集成、芯粒架構的轉型，尤其是更大曝光面積、更高吞吐量的要求。采用波長為365納米的i線光刻技術(i-line lithography)，分辨率約為400納米，NA(孔徑數值) 0.35，生產速度高達每小時270塊晶圓，是現有先進封裝光刻機的足足4倍。

此外，泛林集團也在去年9月宣布，已開發出用于先進半導體封裝的新型沉積設備“Vector Teos 3D”。該新產品是面向人工智能（AI）和高性能計算（HPC）芯片制造的設備，其主要特點在于能夠應對“異質集成”（即連接不同半導體）和三維（3D）垂直堆疊過程中出現的各類技術難題。

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結語

除了自建先進封裝產能的SK海力士，越來越多的企業抓住機會，都在加快擴產先進封裝。

日月光2025年9月宣布，將K18B廠房的新建工程發包給福華工程股份有限公司，此舉旨在應對未來先進封裝產能的擴充需求。11月又表示，子公司日月光半導體董事會通過兩項重大不動產與擴廠決議，準備擴產以應對AI帶動芯片應用強勁增長及客戶對先進封裝測試產能的迫切需求。

全球第二大OSAT企業Amkor（安靠）在2025年8月宣布，對其在美國亞利桑那州皮奧里亞市的先進封測設施項目進行重大調整。新廠選址仍在皮奧里亞市，但占地面積從原先的56英畝擴大至104英畝，幾乎翻倍。

長電科技保持全年85億元資本支出計劃，重點投向先進封裝的技術突破，以及汽車電子、功率半導體、能源市場等需求增長最快的領域；華天科技在去年完成了ePoP/PoPt高密度存儲器及應用于智能座艙與自動駕駛的車規級FCBGA封裝技術，2.5D/3D封裝產線完成通線。

全球產能的密集落地，印證了先進封裝已從制造環節躍升為半導體競爭的核心賽道，關鍵在于誰更快搶占先機。