美國團隊打造新型單片3D芯片 有望打破束縛AI發展的“內存墻”

美國多所頂尖高校與本土晶圓廠合作，成功研制出一款全新的單片三維（3D）芯片，將存儲與計算單元在垂直方向緊密堆疊，有望大幅改善芯片內部數據傳輸速度，被視為突破人工智能硬件“內存墻”的重要里程碑。

這項成果由斯坦福大學、卡內基梅隆大學、賓夕法尼亞大學、麻省理工學院聯合美國本土代工廠 SkyWater Technology 完成，是首款在美國商業晶圓廠制造的單片3D芯片，其垂直互聯布線密度創下目前3D芯片的新高，實測和仿真顯示性能可較傳統二維芯片提升約一個數量級。 研究團隊強調，這不僅是性能上的突破，也為美國在本土推進先進芯片制造提供了新范式。

與傳統將所有電路“平鋪”在同一平面的二維芯片不同，這款原型芯片采用多層極薄電路層垂直堆疊，通過高密度垂直連線將各層緊密相連，使數據在存儲單元和計算單元之間可以在芯片內部“上下穿梭”，顯著縮短傳輸路徑。 在這樣的架構下，本地可用內存顯著增加，數據不必頻繁在遠端存儲與計算核心之間往返，從根本上緩解了長期困擾高性能與AI芯片的“內存墻”瓶頸。

“內存墻”指的是計算單元的運算能力不斷提升，而芯片內部與外部存儲之間的數據傳輸速率卻難以同步跟上，導致處理器常常“等數據”，算力被嚴重浪費。 數十年來，半導體產業主要依靠不斷縮小晶體管尺寸、在同一平面上塞入更多器件來緩解這一問題，但這一路線正逼近物理極限，被稱為“微縮墻”。 此次新型單片3D芯片通過在垂直方向整合存儲與邏輯電路，相當于在芯片內部修建了成排“電梯井道”，使大量數據可以同時在不同“樓層”之間高速流動，從而在“內存墻”和“微縮墻”的雙重限制下尋找到了新的出路。

此前業界也曾嘗試通過上下疊合多顆已完成制造的芯片構建3D系統，但這種“堆疊芯片”方式在層間連接上往往較為粗糙、稀疏，仍然存在明顯瓶頸。 此次研究采用的是“單片”3D工藝：各功能層在同一晶圓上依次直接生長和加工，通過低溫制程避免損傷下層電路，因此可以在更小尺度上進行高密度互聯。 這一工藝完全在 SkyWater 位于明尼蘇達州布盧明頓的商業晶圓廠中完成，被視為從實驗室概念邁向可規模量產架構的重要一步。

在性能方面，早期硬件測試顯示，目前這一原型芯片相較可比的二維設計已實現約四倍性能提升。 進一步的仿真結果表明，當在此基礎上繼續增加垂直堆疊層數、構建更高“樓層”的架構時，在包括基于 Meta 開源大模型 LLaMA 的實際AI負載上，整體性能可實現最高約十二倍提升。 研究團隊尤其強調，新架構在能源–延遲乘積（EDP）這一衡量速度與能效綜合表現的關鍵指標上，理論上有望實現100到1000倍的改善。

通過極大縮短數據搬運距離并增加垂直通道數量，該芯片有望同時兼顧更高吞吐量和更低單次操作能耗，不再需要在性能和功耗之間做傳統意義上的“二選一”。 研究者將這一點視為支撐下一代大規模AI系統、朝著“千倍硬件性能提升”目標邁進的關鍵路徑之一。 他們認為，此次突破為未來AI硬件演進打開了一個全新的技術維度，有能力支撐訓練和運行更大、更復雜、更實時的模型。

這項工作的重要意義還體現在產業與人才培養層面：通過在美國本土商業晶圓廠成功流片單片3D芯片，團隊認為為構建“在美國設計、在美國制造”的先進芯片體系提供了現實范本。 研究者將其類比為上世紀80年代集成電路革命——當年一批在美國高校學習芯片設計與制造的學生推動了硅產業的騰飛，如今向單片3D集成的轉變，同樣需要新一代工程師掌握全新的工藝與架構知識。

在美國“微電子公地”（Microelectronics Commons）計劃、加州–太平洋西北 AI 硬件樞紐（Northwest-AI-Hub）等項目的資助與協作下，相關高校已開始圍繞3D集成和AI專用硬件展開系統化培養。 參與者指出，能夠在本土制造先進3D芯片，不僅意味著性能指標上的領先，更意味著在創新節奏、供應鏈安全以及AI技術發展方向上掌握更大主動權。

據介紹，這項研究在斯坦福大學工程學院、卡內基梅隆大學工程學院、賓夕法尼亞大學工程與應用科學學院和麻省理工學院聯合開展，全部芯片制造由 SkyWater Technology 負責。 項目獲得了美國國防高級研究計劃局（DARPA）、美國國家科學基金會研究生獎學金項目、三星、斯坦福 Precourt 能源研究院、Stanford SystemX 聯盟、美國國防部“微電子公地”AI硬件樞紐、美國能源部以及國家科學基金會“半導體未來計劃”等多方資助。

編譯自/ScitechDaily