英特爾豪賭下一代晶體管

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基于二維材料的二維晶體管已在學術界和研究實驗室中展示了十余年，但由于這些演示依賴于小尺寸晶圓、定制研究工具和脆弱的工藝步驟，因此均無法與大規模半導體制造兼容。然而，本周，英特爾晶圓代工和imec聯合展示了適用于300毫米晶圓的關鍵工藝模塊集成，用于制造二維場效應晶體管（2DFET），這表明二維材料和2DFET正朝著現實應用邁進。

現代領先的邏輯工藝技術——例如英特爾的18A、三星的SF3E和臺積電的N2——都依賴于環柵（GAA）器件，而所有領先的芯片制造商也在開發互補型場效應晶體管（CFET），通過垂直堆疊晶體管來進一步提升密度，使其超越GAA的極限。CFET被認為是環柵晶體管的下一個發展階段，預計將在未來十年內問世。然而，英特爾和其他芯片制造商認為，持續的微縮最終會將硅溝道推向物理極限，屆時由于尺寸過小，靜電控制和載流子遷移率都會下降。為了解決這個問題，業界正在越來越多地評估二維材料，這種材料可以形成僅有幾個原子厚的溝道，同時保持強大的電流控制能力。

英特爾和Imec在IDM會議上發表了一篇論文，詳細介紹了他們在過渡金屬二硫化物（TMD）領域的研究成果。在展示的結構中，WS?和MoS?被用作n型晶體管，而WSe?則用作p型溝道材料。盡管這些化合物已被研究多年，但主要挑戰在于如何將它們集成到300毫米晶圓制造流程中，同時避免損壞脆弱的溝道，或依賴于在大規模生產環境中無法可靠執行的工藝步驟。

英特爾和imec聯合推出的核心創新是一種與晶圓廠兼容的觸點和柵堆疊集成方案。英特爾生長出高質量的二維層，并在其上覆蓋一層由AlOx、HfO?和SiO?組成的多層堆疊結構。然后，通過精確控制的選擇性氧化物蝕刻（該工藝在概念上與傳統互連制造工藝類似），形成鑲嵌式頂部觸點。這一步驟保護了底層二維溝道的完整性，而這些溝道對污染和物理損傷高度敏感。

這種鑲嵌式頂部接觸方法解決了二維場效應晶體管（2DFET）開發中最棘手的挑戰之一：利用與生產工具兼容的工藝形成低電阻、可擴展的接觸。除了接觸之外，英特爾和imec還展示了可制造的柵堆疊模塊，這長期以來一直是阻礙二維器件實現產業化的主要障礙。

英特爾和imec的這項合作意義不在于能否立即實現產品化，因為基于二維材料的二維晶體管屬于長遠發展，或許要到2030年代后半期甚至2040年代才能實現。這項工作的價值更多在于降低基于二維材料的芯片開發和最終生產的風險。通過在生產級環境中驗證觸點和柵極模塊，英特爾晶圓代工中心使客戶和內部設計團隊能夠使用實際且可擴展的工藝假設來評估二維通道，而不是在理想化的實驗室環境中進行測試。這種方法旨在加速器件基準測試、緊湊建模和早期設計探索。

目前，英特爾的策略是將二維材料視為一種未來選擇，以便在硅達到其最終極限之前對其進行評估。通過與imec等合作伙伴共同開發工藝，并盡早讓這些材料經歷類似晶圓廠的嚴格限制，英特爾希望盡早解決與其制造相關的挑戰，從而避免在最終需要新材料時出現后期意外情況。

對于英特爾晶圓代工而言，此次公告傳遞了兩個重要信息。首先，英特爾晶圓代工持續開展長期技術研發，這些技術在未來數年甚至數十年內都將是半導體行業所需的關鍵技術，這意味著它將在2030年代或2040年代為半導體行業提供解決方案，因此是值得信賴的制造合作伙伴。其次，英特爾表明，即使在研發階段，新的晶體管概念也必須考慮到可制造性。

https://www.tomshardware.com/tech-industry/semiconductors/intel-shows-300-mm-fab-compatible-integration-of-2d-transistor-contacts-and-gate-stacks

（來源：編譯自tomshardware）

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