臺積電A14，制程詳解

本文由半導體產業縱橫（ID：ICVIEWS）綜合

A14在相同功耗和復雜度下性能提升16%，在相同時鐘頻率和復雜度下功耗降低27%。

臺積電在其歐洲OIP論壇上展示的一張幻燈片清晰地闡述了其將于2028年推出的A14（1.4nm級，正面供電）制程工藝相比其前代產品N2（2nm級，正面供電）的優勢。結果表明，A14在相同功耗和復雜度下性能提升16%，在相同時鐘頻率和復雜度下功耗降低27%。然而，為了充分發揮下一代制造技術的潛力，芯片設計人員可能需要使用更智能的電子設計自動化（EDA）工具。

當代工廠發布新的工藝技術時，通常會公布一系列特性，以展現不同代際工藝之間的相對差異。隨著生產節點的不斷推進，芯片制造商往往會獲得更多關于其性能的數據，并隨著時間的推移逐步明確其特性。臺積電的A14工藝正是如此。此前，該公司表示，與N2工藝相比，在相同的功耗和晶體管數量下，A14工藝的性能將提升10%至15%；在相同的時鐘頻率和復雜度下，功耗將降低25%至30%；混合芯片的晶體管密度也將提升約20%。而從幻燈片來看，新節點的性能將略高于預期，但功耗方面則保持在預期值的中等水平。

臺積電展示這張幻燈片是為了說明其工藝技術的可擴展性，旨在表明盡管摩爾定律增速放緩并面臨嚴峻挑戰，但它仍然有效。然而，這張幻燈片僅列出了主要的主流制程節點，而省略了N3B（主要由蘋果和英特爾使用）以及N3P和N2P等節點間升級。雖然提及N3X、N2X和A16是合理的，因為這些制程技術針對特定應用，但缺少節點間升級的信息在一定程度上模糊了它們的重要性及其帶來的進步，也未能突出多年來取得的顯著進展。

根據幻燈片顯示，從N7（2018年工藝節點）升級到A14（2028年工藝節點），在相同功耗水平下性能提升1.83倍，能效提升4.2倍，這看起來非常顯著。然而，這兩項技術之間相隔十年之久。臺積電還指出，每一代新的主要工藝節點相比上一代節點都能降低約30%的功耗。相比之下，主要節點的性能提升幅度僅為15%至18%，這在一定程度上表明，臺積電在設計這些制造工藝時，更關注的是功耗控制。

有趣的是，除了臺積電的制程節點之外，還有其他方法可以提高設計的能效。例如，芯片設計人員可以使用人工智能增強的 Cadence Cerebrus AI Studio 和 Synopsys DSO.ai 等自動化布局布線 (APR) EDA 工具，這些工具利用強化學習技術探索更廣泛的優化空間，涵蓋各種制造工藝和布局，并自動調整設計參數和布局方案，從而提升性能、降低功耗并縮小面積 (PPA)。

根據幻燈片顯示，這種方法通過優化APR流程可節省5%的功耗，通過優化金屬層方案可額外提升2%的性能，總功耗節省達7%，與臺積電通過節點間優化所能達到的節能效果相當。當然，此類數據僅供參考，因為并非所有設計都能優化到如此程度。不過，不可否認的是，EDA工具（尤其是更智能的APR工具）在利用現代制造技術實現更高性能和更低功耗方面發揮著越來越重要的作用。

據悉，目前 A16 制程的唯一客戶為英偉達，臺積電高雄 P3 廠將于 2027 年量產，以匹配英偉達的產品規劃。業內據此推測，蘋果邁入 2 納米工藝世代后，下一代制程或將跳過 A16，直接升級至 A14。供應鏈消息顯示，臺積電擴充 3 納米產能，正是為承接英偉達 3 納米制程產品的大額訂單。而增建三座 2 納米晶圓廠的動作，則是對竹科寶山 F20、高雄 F22、臺中 F25 以及美國廠 F21 的制程與產能規劃進行的同步調整。

從臺積電上調資本開支、加速先進制程研發進度、推進產能擴增計劃等一系列動作不難看出，其近期針對 3 納米及以下先進制程的布局藍圖，已根據客戶需求完成快速調整。

南科晶圓廠方面，以N4/N5制程為主的F18A廠，P1、P2、P3、P7等廠區合計月產能達16萬片，F15廠也已加入生產序列；而建設中的F18A P9廠則放緩施工進度，其待處理訂單將轉移至美國亞利桑那州工廠生產。以N3B及N3E制程為主的F18B 廠，P4、P5、P6、P8等廠區合計月產能由13萬片提升至16萬片。

值得關注的是，臺積電近期已初步規劃，在南科周邊仍處于土地征收階段的特定區域，再新建三座 2 納米晶圓廠。為配合此次產能調配，臺積電同步調整了竹科寶山 F20、高雄 F22 及臺中 F25 廠區的 2 納米及以下制程與產能規劃。

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