CMOS 2.0定義芯片未來形態

(本文編譯自SemiWiki）

在半導體技術迭代速度日益加快的當下，芯片性能提升與功耗控制之間的矛盾愈發凸顯，傳統CMOS技術的縮放極限逐漸顯現。比利時微電子研究中心（imec）近期在晶圓對晶圓混合鍵合和背面互連方面取得的突破性進展，正為CMOS 2.0鋪平道路。這一創新技術正以范式轉變之勢，重新定義芯片設計的未來方向。

什么是CMOS 2.0？

CMOS 2.0由imec于2024年正式提出，其核心創新在于打破傳統芯片功能的平面布局限制，將片上系統（SoC）拆解為垂直疊加的專用功能層——最底層的高驅動邏輯層專注承載高速運算等重負荷任務，中間的高密度邏輯層擅長并行處理多任務，頂層則可靈活疊加存儲器層以實現數據的快速存取。

更具革命性的是，它在芯片背面構建了專屬的背面供電網絡（BSPDN），徹底改變了傳統正面供電的繞路模式，有效降低了功耗損耗。

每個功能層都會通過系統-技術協同優化（STCO）針對特定需求進行精準打磨，這種設計思路超越了傳統通用平臺的局限，實現了片上系統內部的異構堆疊，其集成度較當前處理器上靜態隨機存取存儲器（SRAM）的3D堆疊技術更上一層樓。

CMOS 2.0核心技術

CMOS 2.0的核心是采用先進的3D互連技術和背面供電網絡（BSPDN）。這兩項技術允許在晶圓的兩面實現高密度連接，將有源器件層懸浮在獨立的互連堆疊之間。

在2025年超大規模集成電路（VLSI）研討會上，imec展示了CMOS 2.0的重要技術里程碑：成功實現250納米間距的晶圓對晶圓混合鍵合，以及背面120納米間距的穿介質通孔（TDV）。這些突破為邏輯對邏輯、內存對邏輯的堆疊提供了所需的精細度，克服了人工智能（AI）和移動設備等多種應用在計算縮放方面的瓶頸。

晶圓對晶圓混合鍵合的突出優勢在于能夠實現亞微米間距，從而提供高帶寬和低能耗的信號傳輸。該工藝包括在室溫下對準并鍵合兩個經過加工的晶圓，隨后通過退火形成永久性的銅-銅（Cu-to-Cu）鍵合和介質鍵合。

Imec持續優化這一流程，2023年使用氮化硅碳（SiCN）介質實現了可靠的400納米間距連接，具備更好的強度和可擴展性。為追求更小間距，團隊通過仿真發現非均勻鍵合波會導致晶圓變形，進而影響對準精度，為此他們引入鍵合前光刻校正技術，最終實現300納米間距連接，95%的芯片對準誤差控制在25納米以內。在2025年VLSI研討會上，imec進一步展示了在六邊形焊盤網格上實現250納米間距的可行性，菊花鏈測試中取得了優異的電性能良率，不過全晶圓良率的提升仍需依賴新一代鍵合工具的研發突破。

作為正面鍵合的補充，背面互連通過納米穿硅通孔（nTSV）或直接接觸實現正反面連接。對于CMOS 2.0的多層堆疊結構而言，這一技術確保了晶圓兩面金屬層的無縫集成，背面供電網絡（BSPDN）從背面提供電力，以減少電壓降（IR drop），并緩解正面后端工藝（BEOL）的信號擁堵問題。

imec在2025年VLSI研討會上演示了采用無阻擋層的鉬填充穿介質通孔（TDV），底部直徑為20納米，間距為120納米，通過淺溝槽隔離中的通孔優先方法制造。極致的晶圓減薄工藝保持了低深寬比，而高階光刻校正確保了穿介質通孔（TDV）與55納米背面金屬層之間15納米的對準余量。這一設計平衡了晶圓兩面的精細間距連接，對于堆疊邏輯、內存和靜電放電（ESD）保護等多個異構層至關重要。

背面供電網絡（BSPDN）通過將電源分配轉移到背面，進一步提升了CMOS 2.0的性能，能夠采用更寬、電阻更低的互連線路。各大代工廠已將其應用于先進工藝節點。設計-技術協同優化（DTCO）研究表明，該技術在通用型設計中實現了性能、功耗、面積（PPAC）的提升，而2025年VLSI研討會上展示的研究成果已將其擴展到了開關域架構——這與功耗可控的移動片上系統（SoC）密切相關。在一款2納米移動處理器設計中，與正面供電網絡（PDN）相比，背面供電網絡（BSPDN）將電壓降（IR drop）降低了122毫伏，使得棋盤格布局中的電源開關數量減少。這帶來了22%的面積節省，同時提升了性能和能效。

這些進展已將CMOS 2.0從概念推向了實用化。通過在片上系統（SoC）內部實現異構集成，這些技術為半導體生態系統（從無晶圓廠設計公司到系統集成商）提供了可擴展的解決方案。隨著間距縮小至200納米以下，與設備供應商的合作將成為克服對準挑戰的關鍵。歸根結底，高密度的正面和背面互連預示著計算創新的新時代，能夠滿足日益多樣化的應用領域對性能、功耗和密度的需求。

結語

從概念雛形到實用化落地，CMOS 2.0的跨越式發展離不開技術創新的持續驅動與產業生態的協同支撐。通過在片上系統內部實現高效異構集成，它為半導體行業從無晶圓廠設計公司到系統集成商的全產業鏈，提供了兼具靈活性與可擴展性的解決方案，有效應對了不同應用場景對芯片性能、功耗與密度的多元化需求。CMOS 2.0的發展，也為人工智能、移動終端、高性能計算等領域注入強勁動力。