三星擬2031年量產1nm：從GAA轉向Forksheet！

3月31日消息，據《韓國經濟日報》報道，為了縮小與晶圓代工龍頭大廠臺積電在尖端制程領域的差距，三星電子已經制定了明確的制程演進計劃，將于2031年正式量產1nm（SF1.0）制程。

報道稱，三星電子晶圓代工部門預計將在2030年完成1nm半導體制程的研究與開發，然后將于2031年正式導入量產，預計量產后的1nm芯片的線寬相比三星目前最先進的2nm制程技術將縮減一半。與之對應的，三星將需要解決1nm制程所帶來的物理極限挑戰。為此，三星計劃在縮小晶體管體積的同時，還將導入名為“叉狀片”（Forks heet）技術的全新結構。

什么是Forks heet？

目前，領先的晶圓代工廠正朝著2nm（或同等）技術節點的大規模量產邁進，其中GAA納米片晶體管技術發揮著核心作用。“環繞閘極（GAA, Gate-All-Around）” 納米片器件架構作為FinFET技術的繼任者被引入，以進一步縮小SRAM和邏輯標準單元。

而在此前的3nm制程中，三星就率先引入了GAA技術，臺積電則將在2nm制程中引入。該技術主要特點是垂直堆疊兩個或多個納米片形狀的導電通道，其中一個堆疊用于p，另一個堆疊用于n個器件，內嵌在邏輯標準單元內。這種配置允許設計者進一步縮小邏輯標準單元高度，即每個單元的金屬線（或軌道）數量乘以金屬間距。設計者還可以選擇讓通道更寬，以犧牲單元高度換取更大的驅動電流。除了面積縮放外，GAA納米片晶體管相較于FinFET還有另一個優勢：柵極在所有側面包圍導電通道，從而提升了通道的柵極控制，即使通道長度較短。

Forks heet技術是比利時微電子研究中心（imec）于2017年首次提出的技術架構，屬于GAA技術的進階版，其核心概念是將GAA晶體管之間的距離縮小到極限，因此在GAA當中引入絕緣的介質。

最初的Forks heet設計被稱為“內壁叉狀片”（Inner Wall Forksheet）——即在nMOS和pMOS晶體管之間放置絕緣介質。然而，內壁叉狀片架構在量產可行性上面臨多重挑戰，比如：為達到90nm單元高度，介質壁厚度需控制在8-10納米的極薄范圍；介質壁在工藝早期形成，需承受后續所有前端制程的侵蝕；n/p掩模對準困難；阻礙n-p柵極連接，增加寄生電容等。

△內壁叉狀片的透射電子顯微鏡圖像。（圖片來源：imec）

針對這些制造難題，imec在2025年6月VLSI技術與電路研討會（VLSI 2025，日本京都）上正式發布了Forksheet技術的最新進展，即“外壁叉狀片”（Outer Wall Forksheet）架構，降低了工藝復雜度，帶來了卓越性能，同時保持面積可擴展性。

△（頂部）內壁和（下）外壁叉狀片架構的示意圖（來源：imec）

具體來說，“外壁叉狀片”架構將絕緣壁移至標準單元邊界，用于隔離同類型晶體管（p-p或n-n），而非不同類型晶體管。這使得每個絕緣壁可以與相鄰的標準單元共用，絕緣壁厚度也可放寬至約15nm，不犧牲90nm的單元高度。并且絕緣壁在源/漏極形成、納米片通道釋放之后才制作，避免了早期工藝的侵蝕風險，并可采用主流的二氧化硅（SiO?）材料。絕緣壁最終會將該堆疊分為兩部分，兩個極性相近的場效應晶體最終位于墻的兩側。

“外壁叉狀片”架構的五個關鍵改進

內壁叉狀片和外壁叉狀片相較于GAA納米片器件有兩個共同優勢：在面積擴展方面，它們都能在A10（1nm）節點實現90nm邏輯標準單元高度，優于A14（1.4nm）節點納米片技術中的115nm單元高度；壁兩側的兩個場效應晶體（內壁為n和p，外壁為n和n/或p與p）可以比基于縮尺的納米片單元更接近，而不會導致寄生電容問題。

“外壁叉狀片”相對于“內壁叉狀片”有望帶來五個關鍵方面的改進：

首先，由于絕緣壁底整合方法，絕緣壁免去了多個激進的FEOL步驟。因此，它可以由主流二氧化硅制成。在絕緣壁的最后工藝步驟中，絕緣壁體通過寬大的Si/SiGe堆疊和SiO2介質填充槽形成。

其次，由于絕緣壁被放置在單元邊界，其寬度可以放寬至約15nm，從而簡化工藝。

第三，一個標準單元內的n和p器件的柵極現在可以輕松連接，而無需穿越絕緣壁。

第四，“外壁叉狀片”預計將優于內壁裝置提供更優越的門控制，能夠形成W門而非三門叉結構。更寬的絕緣壁使得在最后的RMG步驟中可以對壁面進行幾納米的蝕刻回壓。這使得門極能夠部分繞過通道的第四條邊緣，形成一個W形門，并增強對通道的控制。通過TCAD模擬，imec研究人員發現蝕刻介質壁5nm是最優，能提升驅動電流約25%。

第五，“外壁叉狀片”可以實現全通道應力——這是“內壁叉狀片”架構和傳統GAA納米片難以做到的，有利于驅動電流。

根據imec的研究數據顯示，相對于基于GAA納米片技術的A14制程，基于“外壁叉狀片”的A10制程基于柵間距的p-p和n-n間距縮小，SRAM單元面積減少了22%。另外，模擬數據表明，“外壁叉狀片”的A10制程的全通道應力優勢，使得其驅動電流相比前者提升了33%。

根據imec的路線圖，GAA技術需要至少繼續推動先進制程持續演進三代制程，之后將需要轉向場效應晶體管（CFET，n型和p型晶體管垂直堆疊）技術。但由于CFET的制造復雜度極高，預計至少要到A7（7埃米）節點之后才具備量產條件。這意味著GAA納米片時代必須至少延展到A10技術節點，該節點的單元高度預計僅為90nm。然而，在不犧牲性能的情況下壓縮基于GAA納米片的標準單元仍然具有挑戰性。因此需要將Forksheet技術作為延長GAA時代的關鍵橋梁。這雖然不是一種顛覆性技術，是基于GAA納米片技術的改良，但是比傳統的GAA納米片技術更大的擴展潛力。

△imec的邏輯技術路線圖，展示了GAA納米片時代從2nm到A14節點的擴展，A10節點將轉向“外壁叉狀片”架構，隨后A7及之后的節點將會轉向CFET架構。

追趕臺積電的硬仗

根據TrendForce的數據，在目前的晶圓代工市場，臺積電以超過70%的市場份額占據著絕對領先的地位，三星電子晶圓代工部門雖然位居全球第二，但市場份額僅7%，二者則份額上有著10倍的巨大差距。但是，三星一直并未放棄對臺積電的追趕。

特別是在先進制程領域，三星一直寄希望于通過比臺積電更早量產最尖端的制程工藝來爭奪客戶。比如，三星率先在3nm制程工藝上就引入了GAA技術架構，并于2026月30日率先宣布全球首家量產3nm芯片。但是，由于良率過低，導致三星的3nm制程在量產之后的兩年多時間內一直未獲得大客戶的采用。

2025年年底，三星又率先量產了2nm制程。今年年初，首款基于2nm制程的Exynos 2600處理器由三星Galaxy S26系列首發搭載上市。為了滿足三星自家系統LSI 事業部新款智能手機應用處理器（AP） 的生產需求，三星也正在加快全新2nm制程的研發腳步，包含預計于2026 年量產的“SF2P” 制程，以及計劃于2027 年正式投入商用的“SF2P+” 制程。

更為關鍵的是，隨著2nm制程的良率相比之前大幅提升，三星已經成功獲得了特斯拉AI5/AI6芯片的訂單。業內最新消息顯示，三星2nm制程的最高良率已經成功突破60%，相比2025 年下半年的20% 有了顯著的提升。

三星還在目前的2nm制程基礎上針對大型客戶的需求推出多樣化的改良制程，據說為特斯拉代工的AI6芯片就將會采用定制化的“SF2T”制程。該芯片預計將從2027 年開始，于三星位于美國德州泰勒市（Taylor）的全新晶圓代工廠進行生產。

隨著尖端制程良率的大幅提升，以及與大客戶特斯拉的合作，市場對于三星晶圓代工部門在2026 年實現轉虧為盈的目標也頗為期待。在此基礎上，三星激進地提出2031年率先量產叉狀片架構的1nm制程的目標，更是希望借助在尖端制程技術上的領先，實現對于臺積電的強勢競爭。

編輯：芯智訊-浪客劍