AI加速器，開啟半導體測試新時代

AI IC測試仍任重道遠。

AI加速器的應用場景極為廣泛，既用于大語言模型訓練，也用于基于大模型的推理預測。它可在自動駕駛中實時處理傳感器與攝像頭數據，用于智能手機、相機、無人機等設備上的AI邊緣應用，甚至能加速疫苗研發進程。但AI系統的測試是一場全新的挑戰。測試內容涵蓋高速接口、多處理器以及復雜的多層存儲架構，還包括光接口相關測試。這類測試需要覆蓋裸芯片、HBM、終測、系統級測試以及現場測試。這種多裸片、多接口的測試模式，要求可測性設計（DFT）與測試方法實現創新，包括引入流式掃描技術、增加更多在線應力測試與切割后模塊測試，以覆蓋所有潛在失效點。

隨著封裝尺寸不斷增大，新型測試搬運設備與更大規格的JEDEC托盤將成為必需。測試工程師還需應對先進工藝節點下出現的新型失效問題，包括混合鍵合界面、硅通孔（TSV）、凸點界面以及硅中介層處的失效。測試是AI芯片發展過程中最為關鍵的一環，必須能夠覆蓋從晶圓探針測試到數據中心系統內運行的全流程失效檢測。

IBM研究院AI硬件研究工程師JohnDavid Lancaster表示：“積極的一面是，AI加速器計算引擎可針對一組更聚焦、更可預測的負載進行測試，因為我們清楚其將要執行的運算類型。而挑戰在于，這類引擎通常支持多種精度格式，會讓精確比特級預期結果的設定變得復雜。此外，推理任務的啟停會引發大幅瞬態功率波動，進而對加速器上的電源完整性電路造成應力；若未完成充分表征，可能導致設備在運行中失效。”

AI測試首先需要明確被測器件（DUT）的特性。愛德萬測試P93k產品線業務開發經理Daniel Simoncelli表示：“在這類AI系統中，通常單個計算核心會在同一裸片上復制數十乃至數千個，因此與CPU這類異構設計相比，其架構更為同質化，測試范圍也更明確。而運行大語言模型的AI芯片，其軟件棧是定制化的，需要對芯片施加應力，驗證其系數運算是否準確。與此同時，測試對象還包含數十億個晶體管，因此復雜度主要來源于需要灌入這些器件的海量掃描數據。”

熱管理與電源管理問題在系統級測試中至關重要。安靠科技高級總監兼制造測試專家Vineet Pancholi表示：“AI加速器的電流密度極高，平臺內每個封裝功耗可達300瓦至2000瓦。在封裝設計中，小芯片的精準布局以實現隔熱是關鍵架構決策。測試過程中，每個裸片關鍵區域的熱點不僅會影響自身性能，還會波及相鄰裸片。內核門控測試向量可在晶圓分揀、終測與系統級測試中實現熱管理，同時通過導熱界面材料（TIM）以及定制風冷、液冷測試頭保障量產測試順利進行。”

什么是AI加速器？

AI加速器并非單一器件，而是由集成數千個核心的小芯片、HBM與SRAM共同組成的系統，可為算法提供大規模并行處理能力。這與擁有2至8個核心、按順序處理請求且負載類型截然不同的CPU形成明顯區別。CPU可面向通用場景，而AI加速器通常為特定任務設計。例如NPU專注于深度學習，TPU則擅長并行矩陣乘法與張量運算，這些正是神經網絡的核心數學運算。基于GPU的模塊是最早出現的AI加速器（至今仍用于游戲與圖形處理），因其可在實現低延遲操作的同時完成并行計算。但與GPU不同，AI加速器更優先保障內存的高帶寬讀寫，從而實現更快運算與更低功耗。

圖 1：在2.5D與3D封裝架構中，裸片間接口的驗證與測試至關重要。來源：泰瑞達

數據中心模塊主要分為兩類。泰瑞達半導體測試事業部產品營銷高級總監Jeorge Hurtarte解釋道：“AI模塊是一種異構集成先進封裝，包含一顆或多顆GPU、一組HBM堆疊、高速串行接口，以及集成在中介層上的共封裝光學器件。第二類則是在中介層上集成交換機、高速接口與共封裝光學（CPO）的模塊。AI數據中心模塊并非單一xPU，后者最大尺寸僅26mm×33mm，而當前這類模塊已達100mm×100mm，很快將擴展至150mm×150mm，因此必須以系統視角開展測試。”

裸片間接口測試中，信號完整性保障是一大重點。西門子EDA 3D-IC可測性設計與良率技術賦能經理Quoc Phan 表示：“2.5D與3D封裝在小芯片高速接口處帶來顯著的信號完整性與噪聲隔離問題。傳統故障模型已不足以檢測這類復雜裸片間連接或先進封裝內部產生的缺陷，因此必須開發專用互聯測試與監測方案。這些裸片間連接還直接影響可測性設計測試向量的傳輸，亟需創新的DFT方法，通過UCIe等高速接口高效實現裸片間測試數據的生成與傳輸。”

盡管存在上述差異，芯片測試的核心目標并未改變。新思科技首席產品經理Sri Ganta表示：“測試的首要目標仍是以最低成本實現最高測試質量。但針對先進工藝節點、熱應力與電源應力、多裸片系統以及現場/系統內運行場景，新增了更多測試需求。”

對于AI模塊而言，片上監測單元的重要性日益凸顯。proteanTecs首席執行官ShAICohen表示：“端到端優化已成為必然需求。如今已無法先打造極致芯片，再構建極致系統，最后搭建極致機柜并以此組建數據中心，因為這樣會浪費大量性能與功耗。當前核心目標是確保針對每一種負載，甚至每幾個時鐘周期都完成優化，實現整體功耗最低、性能最高。”

多裸片測試新時代也推動了企業間的深度協作。PDF Solutions首席執行官John Kibarian表示：“量產復雜度極高，需要協調來自多家供應商的基板、基底裸片、第三方組件、各類封裝技術、封測廠配置與測試系統。盡管半導體行業曾攜手攻克過重大工程難題，但規模化小芯片量產需要更深層次的協作，尤其是系統廠商越來越多地集成來自不同供應商的組件。這種協同需貫穿初始導入與持續量產全過程，并具備快速適配不同產品型號的靈活性。”

這一新趨勢也進一步凸顯了可測性設計創新的重要性。Phan表示：“AI芯片測試已成為當前半導體工程領域的前沿挑戰，AI模塊極高的架構復雜度與大規模并行特性帶來了巨大考驗。”

掃描測試邁入流式時代

掃描測試（又稱結構測試）已實現顯著提速以適配新需求，主要用于檢測數百萬個焊料凸點連接中的開路、短路等制造缺陷。

AI系統并行架構的一個弊端是電路失效后難以定位。愛德萬測試的Simoncelli表示：“若部分器件在良率提升階段出現失效，診斷會更為復雜。當測試出現失效比特或失效向量時，無法確定芯片內數千個核心中究竟是哪一個出現問題。因此測試設備端工具需要識別掃描網絡，以實現失效測試序列的定位映射。為加速這一過程，我們正引入PCIe等高速接口。優勢在于，不同測試環節間的測試內容傳輸變得更為簡便，因為晶圓分揀、終測與系統級測試已實現統一標準。”

便捷程度取決于具體測試對象。西門子EDA Phan表示：“大規模存儲使用需求與龐大架構規模，給量產測試中的可控性與可觀測性帶來困難。從DFT角度來看，測試向量的生成、傳輸與執行變得極為復雜，覆蓋如此龐大架構所需的向量體量巨大，進而導致測試時間延長。此外，眾多核心與存儲接口的并發運行，使得測試過程中的DFT電源管理成為關鍵問題，功耗可能出現大幅飆升。”

HBM測試的技術演進

Phan 表示：“由于搭載數千個計算核心與多層存儲架構，AI系統同時依賴片上 SRAM 與片外 DRAM，數據傳輸速率可達每秒TB級。大規模存儲使用需求與龐大架構規模，給量產測試中的可控性與可觀測性帶來困難。從DFT角度來看，測試向量的生成、傳輸與執行變得極為復雜，覆蓋如此龐大架構所需的向量體量巨大，進而導致測試時間延長。此外，眾多核心與存儲接口的并發運行，使得測試過程中的 DFT 電源管理成為關鍵問題，功耗可能出現大幅飆升。”

HBM由多層DRAM裸片堆疊而成，當前主流規格最高可達 12 層，裸片間通過基底邏輯裸片通信 —— 該基底裸片近期已取代傳統DRAM基底裸片。Simoncelli 表示：“基底裸片負責對上方堆疊的存儲芯片完成全部檢測。而在芯片切割后通常還需進行一輪測試，因為這類封裝極為脆弱且成本高昂。HBM 成本可占整個封裝成本的 50% 以上，因此盡早檢測垂直結構中的微小變化、捕捉潛在失效至關重要。為此，客戶正考慮新增測試環節，有人稱之為部分裝配測試，也有人稱之為切割后裸片測試，這類測試有望在未來一兩年內落地。”

片上監測單元可布置在裸片邊緣，用于檢測切割后的缺陷。proteanTecs Cohen 表示：“若要實現高精度工藝檢測，部分監測單元需要布置在邊緣。這正是多裸片與普通裸片的區別所在。多裸片架構中，裸片邊緣狀態的可視性更為重要，以便掌握裸片間的運行狀況。”

隨著SK海力士、美光、三星等HBM廠商從HBM3、HBM3E向HBM4迭代，核心目標是在不超過單張硅片厚度（775 微米，含基底裸片）的有限堆疊高度內集成更多DRAM裸片，從而提升存儲容量。HBM4 的標準厚度較 HBM3/3E 的 720 微米限制有所放寬。

HBM4廠商預計仍將采用微凸點連接16層DRAM裸片，后續再引入混合鍵合技術，下一代產品則有望集成 20 層DRAM裸片與 1 層基底裸片。實現高帶寬所需的大量信號通道，意味著每一代HBM都將采用數量更多、密度更高的硅通孔（TSV），微凸點間距與尺寸將進一步縮小至 20 至 30 微米。

新思科技首席產品經理 Faisal Goriawalla 表示：“為實現低延遲高帶寬，HBM 存儲采用極寬接口（1K 位、2K 位，正向 4K 位演進）。為提升容量，HBM標準將堆疊層數從12層、16層提升至20層。這提升了互聯密度與存儲堆疊中的 TSV 數量，隨著微凸點總量大幅增加，外部凸點間距也隨之縮小。對DRAM廠商而言，這帶來了熱管理、電源分配網絡、布線、可靠性與 TSV 容量等多方面挑戰。”

但HBM良率責任該由誰承擔？Goriawalla 表示：“DRAM廠商會向ASIC廠商或原始設備制造商交付已知合格裸片存儲，但封裝裝配后問題如何界定？例如，系統廠商如何在終測中檢測互聯線上的固定故障？鑒于HBM與 xPU 間凸點間距極小、高帶寬互聯信號數量龐大，系統集成商很難通過自動測試設備（ATE）對封裝后的DRAM完成全面測試。”

他還強調了測試時間與測試覆蓋率之間的平衡。“即便一顆 8G DRAM芯片，在 ATE 上完成全面測試也需要數秒時間。因此為用戶提供測試時間與覆蓋率的調節能力至關重要，僅在必要時開展詳細物理失效分析（PFA）。”

不過HBM測試并未止于系統級測試，數據中心還需開展系統內測試以排查老化相關失效。Goriawalla 解釋道：“在設備維護或計劃停機期間，用戶可執行特定的行錘測試，檢測DRAM中的邊緣性能問題或潛在靈敏度缺陷，以預防災難性失效。更具挑戰性的是，定制HBM等新興方案中，HBM 基底裸片現已采用邏輯工藝制造（而非DRAM廠商的存儲工藝）。這為 SoC 設計師提供了更高的設計劃分靈活性，但也增加了已知合格堆疊與已知合格封裝的測試復雜度。”

圖 2：定制HBM中，由于DRAM基底裸片采用邏輯工藝制造，測試難度進一步提升。來源：新思科技

基于上述諸多原因，測試方法與接入性、測試時間、不同場景測試需求、定制HBM的出現，HBM測試已成為重大挑戰與瓶頸，也是 2.5D IC 設計中必須重點考量的環節。

測試可及性

大約15年前，頭部器件廠商、測試企業與封測廠已意識到，多裸片封裝中部分裸片測試可及性不足將成為重大問題，這也推動了 IEEE 1838 標準的制定。該標準旨在實現堆疊裸片與測試設備的通信，并通過全新 DFT 架構實現堆疊內非接觸裸片間的互聯通信。

盡管AI子系統測試存在諸多特殊性，行業仍可沿用現有測試方法。安靠測試業務開發高級總監 Scott Carroll 表示：“AI封裝測試與單片xPU測試存在差異，主要原因是封裝內裸片間互聯的測試可及性不足。但所有xPU邏輯測試方案，包括符合 IEEE 1838 標準、通過 EDA 流程開發的自動測試向量生成（ATPG）、掃描測試、結構化功能測試等，均適用于AI模塊。”

小芯片級邏輯實現標準從多方面提供了助力。Carroll 表示：“從 DFT 角度來看，UCIe 通過冗余修復、位寬降級與通道反轉等物理層核心特性簡化了量產測試，可選特性還可支持收發端差分眼圖寬度與高度驗證。為滿足加速器與內存間的低延遲需求，AI負載對 I/O 數據速率要求持續提升（32Gbps 至 64Gbps），近端與遠端環回 DFT 技術協同使用以保障充分測試覆蓋率。”Carroll 指出，行業正持續協作優化 DFT 方案，IEEE P3405 工作組便是其中之一，該小組有望提出裸片間互聯測試生成與檢測模塊及其他測試方法。

另一項挑戰是驗證處理器（xPU）與HBM間的連接。當前二者通過微凸點與硅中介層相連。愛德萬測試的 Simoncelli 表示：“在電氣層面保障這類連接可靠性存在重大挑戰。盡管可對凸點進行光學檢測，但這并非電氣測試，因此需在處理器與封裝完成連接后開展電氣測試。”

引腳可及性是另一項難題。泰瑞達的 Hurtarte 表示：“先進封裝無法接觸全部引腳，因此需要通過 DFT 接口以系統視角完成測試。例如，西門子的流式掃描網絡（SSN）可輔助自動測試設備提速掃描測試，因此必須配備合適的接口以實現系統級測試。”

圖 3：芯片廠商正探索新增測試環節，尤其在切割/單顆化工序之后。來源：泰瑞達

Hurtarte 補充道：“另一重要接口是光接口，因為降低功耗的關鍵路徑之一是從銅互聯轉向硅光子技術。我們近期推出了面向光學測試的量產自動測試系統，取代了傳統機架式實驗室設備。”

Lancaster介紹了 IBM 的系統級測試（SLT）方案。“在量產階段，我們以盡可能嚴苛的條件對板級形態的芯片施加應力，包括在特定電壓與溫度偏置下運行AI負載，目標是壓縮測試中的失效運行裕度，從而確保芯片與板卡在實際部署中的穩定性。”

這類測試需要多層級方案協同。Lancaster 表示：“在這些階段，我們啟用全套診斷模式，包括校驗所有比特級精確結果，從硬件層面驗證最高負載的AI模型。由于企業級客戶對現場失效率要求極低，我們的測試流程包含全面硬件驗證，從模塊級測試到完整系統級集成與應力測試。這種多層級方案保障了芯片及其集成平臺的可靠性。”

一項行業通用原則是，測試設備應能施加兩倍于器件實際運行所需的電壓應力。Lancaster 表示：“為全面檢測芯片上的所有組件，我們配備了針對芯片特定模塊與接口的硬件驗證測試套件。這些測試在不同頻率、電壓與溫度下運行，并啟用完整診斷檢測。此外，這些測試通過專用硬件測試設備調度執行，這類設備可提供比常規客戶負載更深的可視性與更高的應力水平，確保在比終端用戶實際使用更嚴苛的條件下提前發現問題。”

結語

AI加速器的發展剛剛起步，但測試領域已積累大量經驗。安靠 Pancholi 表示：“AI IC測試仍任重道遠。但隨著首批產品完成封裝與測試，我們將收集更多數據與見解，復盤優化空間與核心經驗，并以此完善未來AI產品的測試方案。”

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