北京
22nm Planar（平面）邏輯工藝是平面晶體管結構的最后一個節點（下一代16/14nm基本采用FinFET結構），核心流程圍繞襯底制備、柵極構建、接觸孔形成及多層金屬化展開，以High-K金屬柵（HKMG）和銅互連為核心技術突破，平衡性能與可靠性。
工藝始于襯底處理：P型襯底外延硅層后，生長墊氧緩沖應力，沉積氮化硅阻擋層，經硬掩模光刻定義淺溝槽隔離（STI）結構，通過TEOS氧化物填充及CMP拋光實現器件隔離。隨后進行阱區注入，硼、磷/砷分別定義P阱與N阱，高壓阱區額外注入調節閾值電壓，經快速熱退火激活雜質并修復損傷。
柵極制備采用置換柵工藝：先沉積非晶硅犧牲柵，經雙重光刻與修整技術實現窄線寬定義；后續刻蝕移除犧牲柵后，生長10? SiON界面層，通過ALD沉積18? HfO?高k介質層，再以PVD制備TiN/TaN金屬疊層，通過光刻選擇性刻蝕及退火，形成PMOS（TiN）與NMOS（TiAlN）功函數金屬，實現溝道應變調控提升遷移率。
接觸與金屬化環節：沉積氮化硅刻蝕停止層后，刻蝕接觸孔并采用Ti/TiN阻擋層+鎢填充工藝，經CMP實現共面化；金屬化采用銅大馬士革工藝，以TaN/Ta為阻擋層，電鍍銅填充溝槽，結合碳摻雜氧化物（CDO）低k介質降低互連延遲，最終通過七層金屬布線完成電路互連。
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